قانون تاو (τ) من هواوي: إعادة كتابة قواعد تطور أشباه الموصلات بدون الطباعة الحجرية المتقدمة

التاريخ: 2026-05-28 | وقت القراءة: ~25 دقيقة

---

ملخص تنفيذي

في 25 مايو 2026، في مؤتمر IEEE ISCAS 2026 في شنغهاي، كشفت هي تينغبو (He Tingbo) — رئيسة قسم أشباه الموصلات في هواوي — عن قانون تاو (τ) للقياس (Tau Scaling Law). هذه أول مرة تقترح فيها شركة صينية مبدأً توجيهيًا لصناعة أشباه الموصلات العالمية.

في الأسبوع نفسه، دخلت شريحة Ascend 910C من هواوي — بقوة 800 تيرافلوبس FP16، أي حوالي 80% من أداء شريحة H100 من إنفيديا — مرحلة الإنتاج الضخم لتشغيل عمليات نشر واسعة النطاق للذكاء الاصطناعي. أما الشريحة القادمة Ascend 910D فتستهدف تجاوز H100 بالكامل.

أمران يحدثان في وقت واحد: إطار نظري جديد، ورقائق تُشحن بكميات تجارية. هذا هو رد هواوي ثنائي المسار على العقوبات الأمريكية.

يغطي هذا المقال:

• الأساس الرياضي لقانون τ
• تقنية LogicFolding — معمارية رقائق ثلاثية الأبعاد بدون طباعة حجرية متقدمة
• مقارنة Ascend 910C/910D مع إنفيديا H100/H200
• حرب الرقائق المتصاعدة بين الولايات المتحدة والصين

---

1. قانون مور وصل إلى نهاية الطريق

لمدة 60 عامًا، أدار قانون مور (Moore’s Law) الصناعة: عدد الترانزستورات يتضاعف كل 18–24 شهرًا عبر التصغير الهندسي.

هذا العصر يقترب من نهايته. ثلاثة جدران:

1.1 الفيزياء: النفق الكمومي

تحت 3 نانومتر، تصبح بوابات الترانزستور بعرض بضع عشرات من ذرات السيليكون. تعبر الإلكترونات الحواجز العازلة عبر ظاهرة النفق الكمومي (Quantum Tunneling). النتيجة: تسرب لا يمكن السيطرة عليه، حرارة زائدة، عدم استقرار.

الحد الأدنى الصلب يقع حوالي 1.5 نانومتر. الترانزستورات التقليدية تتوقف عن العمل تحت هذا المستوى.

1.2 الاقتصاد: جدار المال

عقدة التصنيع	استثمار المصنع	تكلفة التصميم لكل شريحة
28nm	~6 مليارات دولار	~50 مليون دولار
7nm	~15 مليار دولار	~200 مليون دولار
3nm	~20 مليار دولار	500 مليون–1 مليار دولار
2nm	~28 مليار دولار (متوقع)	>1 مليار دولار

مصنع واحد بتقنية 3nm يكلف حوالي 20 مليار دولار. عملية الإنتاج التجريبي (tape-out) تتجاوز 100 مليون دولار. فقط TSMC وسامسونج تستطيعان تحمل تكاليف العقد المتقدمة. المحرك الاقتصادي الذي جعل قانون مور ذاتي التحقيق يتوقف عن العمل.

1.3 الأداء: العوائد المتناقصة

في العقد المتقدمة، يهيمن استهلاك طاقة التسرب على الطاقة الديناميكية. تكلفة الترانزستور الواحد توقفت عن الانخفاض. مكاسب الأداء لكل واط تتضاءل مع كل تقليص. الصناعة بحاجة إلى نموذج جديد.

---

2. قانون تاو (τ): من الفضاء إلى الزمن

2.1 المبدأ الأساسي

يعيد قانون τ صياغة تقدم أشباه الموصلات. بدلاً من الكثافة المكانية (عدد الترانزستورات/مم²)، يُحسِّن الكفاءة الزمنية — زمن انتشار الإشارة عبر كامل المكدس الحوسبي.

τ (تاو) هو الثابت الزمني (Time Constant) في الفيزياء. تقترحه هواوي كهدف تحسين شامل لكامل التسلسل الهرمي.

2.2 الرياضيات

$$\tau = f(\tau_{\text{transistor}}, \tau_{\text{circuit}}, \tau_{\text{chip}}, \tau_{\text{system}})$$

حيث:

• $\tau_{\text{transistor}}$ — زمن التأخير الذاتي للتبديل (بيكوثانية)
• $\tau_{\text{circuit}}$ — زمن انتشار RC عبر المسارات الحرجة
• $\tau_{\text{chip}}$ — زمن الوصول للذاكرة وربط الشريحة الداخلي
• $\tau_{\text{system}}$ — زمن تمرير الرسائل من طرف إلى طرف عبر مركز البيانات

يمتد هذا τ حوالي 12 مرتبة أسية في الزمن (من بيكوثانية إلى ثوانٍ).

القياس عبر الأجيال:

$$\tau_{n+1} = \frac{\tau_n}{\alpha}$$

عامل القياس α يعتمد على نوع الحمل الحوسبي — وليس ثابتًا:

نوع الحمل	α (عامل القياس السنوي)
الأجهزة المحمولة محدودة الطاقة	~1.3×
الأنظمة الذاتية الحرجة للسلامة	~1.5×
تدريب واستدلال الذكاء الاصطناعي	~10×

للذكاء الاصطناعي — حيث الإنتاجية تساوي الإيرادات — يمكّن قانون τ من تحسين سنوي بمقدار 10 أضعاف. أبعد بكثير مما يمكن أن تحققه الهندسة الفراغية وحدها.

2.3 لماذا ينجح τ كمقياس موحد

من ورقة هي تينغبو البحثية في ISCAS بعنوان “نظرية القياس الزمني للأنظمة الإلكترونية متعددة الطبقات”:

“التردد، وزمن الانتقال، والنطاق الترددي، والإنتاجية — على كل مستوى، تحكمها τ. فنيو العمليات، ومصممو الدوائر، ومعماريو الأنظمة يمكنهم مناقشة الكمية نفسها باستخدام الوحدات نفسها.”

مقياس واحد عبر أربع طبقات. هذا هو المفتاح. سابقًا، كان كل تخصص يُحسِّن مقاييس محلية لا تتوافق مع بعضها.

2.4 مكدس التحسين المشترك رباعي الطبقات

flowchart TB
    subgraph System["طبقة النظام"]
        direction TB
        UB["UnifiedBus 灵衢总线<br/>عنونة موحدة للذاكرة<br/>دلالات ذاكرة أصلية"]
        NET["Hi-ONE ربط بصري<br/>مدى 100–200 متر<br/>~500× تقليل زمن الانتقال"]
    end

    subgraph Chip["طبقة الشريحة"]
        direction TB
        SW["تصميم مشترك برمجيات-معمارية-سيليكون<br/>Full-Stack Co-Design"]
        ARCH["خط أنابيب موجه بالحمل<br/>تحكم دقيق بتدفق البيانات"]
    end

    subgraph Circuit["طبقة الدائرة"]
        direction TB
        LF["LogicFolding<br/>تكامل رأسي ثلاثي الأبعاد"]
        RC["تحسين RC<br/>عوازل منخفضة الثابت العازل (low-κ)"]
    end

    subgraph Device["طبقة الجهاز"]
        direction TB
        TR["هندسة الترانزستور<br/>GAA / إجهاد / بوابة معدنية عالية κ"]
        PAR["تقليل المقاومة والسعة الطفيلية<br/>تحسين الربط البيني"]
    end

    Device --> Circuit --> Chip --> System

    style System fill:#e1f5fe
    style Chip fill:#f3e5f5
    style Circuit fill:#e8f5e9
    style Device fill:#fff3e0

الطبقة	هدف التحسين	التقنيات الرئيسية
الجهاز	تقليل τ_transistor	تحسين الحركة، هندسة الإجهاد، GAA، تقليل R/C الطفيلية
الدائرة	تقليل تأخير RC	LogicFolding (تكديس ثلاثي الأبعاد)، عوازل low-κ، أسلاك أقصر للمسارات الحرجة
الشريحة	تقليل τ للحوسبة + الذاكرة	تصميم مشترك برمجيات-معمارية-سيليكون، خط أنابيب موجه بالحمل
النظام	تقليل τ للرسائل من طرف إلى طرف	UnifiedBus (灵衢)، ربط بصري، عنونة موحدة للذاكرة

---

3. LogicFolding: ثلاثي الأبعاد بدون EUV

3.1 من الضواحي إلى ناطحات السحاب

LogicFolding هو جوهرة التاج. يحوّل كيفية تخطيط الدوائر.

التقليدي ثنائي الأبعاد: جميع المكونات على سطح مستوٍ. تنتقل الإشارات مسافات جانبية طويلة. ازدحام على المسارات الحرجة. طاقة مهدرة في نقل البيانات عبر الشريحة.

LogicFolding: يكدس الدوائر المستوية رأسيًا. يشبه استبدال ضاحية من طابق واحد بناطحة سحاب بمصاعد سريعة. الإشارات تقطع مسافات أقصر. أحمال مقاومة وسعة أقل. τ أسرع.

graph LR
    subgraph Traditional["تخطيط ثنائي الأبعاد تقليدي"]
        direction LR
        A["الكتلة A<br/>(أعلى اليسار)"] ---|"سلك طويل<br/>مقاومة R عالية، سعة C عالية<br/>τ بطيء"| B["الكتلة B<br/>(أسفل اليمين)"]
    end

    subgraph LogicFolding["تخطيط LogicFolding ثلاثي الأبعاد"]
        direction TB
        A2["الكتلة A<br/>(الطبقة 1)"]
        B2["الكتلة B<br/>(الطبقة 2)"]
        A2 -.->|"وصلة عبرية قصيرة<br/>R منخفضة، C منخفضة<br/>τ سريع"| B2
    end

    style Traditional fill:#ffebee
    style LogicFolding fill:#e8f5e9

3.2 Kirin 2026: أول إثبات

عرضت هواوي LogicFolding في معالج Kirin 2026 القادم للهواتف المحمولة:

المقياس	Kirin 2025 (ثنائي الأبعاد)	Kirin 2026 (LogicFolding)	التحسن
كثافة الترانزستور	155 مليون ترانزستور/مم²	238 مليون ترانزستور/مم²	+53.5%
تردد نواة الأداء	~2.6 GHz	3.1 GHz	+19%
كفاءة الطاقة	الأساس	+41%	+41%
عملية التصنيع	SMIC 7nm	SMIC 7nm (نفس العقدة)	—

نفس المصنع. نفس العقدة. مكسب كثافة 53.5%. هذا يعادل ثلاث سنوات من القياس الهندسي التقليدي في خطوة واحدة — تم تحقيقه من خلال المعمارية وحدها.

3.3 خارطة طريق Kirin حتى 2031

timeline
    title خارطة طريق معالجات Kirin تحت قانون τ
    2026 (خريف) : Kirin 2026 يقدم LogicFolding : 3.10 GHz، 238 مليون ترانزستور/مم² : أول طي ثنائي الطبقات
    2027 : Kirin 2027 : 3.39 GHz، طي محسّن
    2028 : Kirin 2028 : 3.71 GHz، طي متعدد الطبقات
    2029 : Kirin 2029 : >4.00 GHz، ثلاثي الأبعاد كامل النطاق
    2031 : الهدف: كثافة مكافئة لـ 1.4nm : ~600+ مليون ترانزستور/مم² متوقع

بحلول 2031، تتوقع هواوي كثافة مكافئة لعملية 1.4nm — تتحقق من خلال الابتكار المعماري، وليس تقليص الطباعة الحجرية.

---

4. Ascend 910C/910D مقابل إنفيديا H100

قانون τ هو اللعبة الطويلة المدى. الهجوم قصير المدى يُشحن الآن.

4.1 المواصفات

المواصفة	Ascend 910C	Nvidia H100 SXM	Nvidia H20 (للصين)
عقدة التصنيع	SMIC 7nm N+2	TSMC 4N (5nm)	TSMC 4N (5nm)
عدد الترانزستورات	53 مليار	~80 مليار	~80 مليار
المعمارية	Da Vinci (شريحة مزدوجة)	Hopper	Hopper
FP16/BF16	~752 تيرافلوبس	989 تيرافلوبس	296 تيرافلوبس
FP8	1,504 تيرافلوبس	1,979 تيرافلوبس	592 تيرافلوبس
INT8	1,504 تيراعملية/ثانية	3,958 تيراعملية/ثانية	592 تيراعملية/ثانية
الذاكرة	128 GB HBM2e	80 GB HBM3	96 GB HBM3
النطاق الترددي للذاكرة	3.2 TB/s	3.35 TB/s	4.0 TB/s
استهلاك الطاقة (TDP)	~310–500W	700W	400W
الربط البيني	HCCS (392 GB/s)	NVLink 4 (900 GB/s)	NVLink 4 (900 GB/s)
مقارنة مع H100	~76–81%	100% (الأساس)	~30%
مساحة الشريحة المنطقية	~1.6× H100	الأساس	الأساس
المحتوى المحلي	>90%	غير متاح	غير متاح
السعر التقديري للوحدة	~2,500–3,000 دولار	~25,000–30,000 دولار	~12,000–15,000 دولار

4.2 حيث تفوز 910C، وحيث تتأخر

نقاط الفوز:

• ذاكرة 128 GB مقابل 80 GB لـ H100 — مهمة لاستدلال النماذج الكبيرة
• التكلفة: أرخص بحوالي 10 أضعاف
• التحسين المشترك للبرمجيات والعتاد: إطار CANN + عُقد CloudMatrix الفائقة تدفع كفاءة الاستدلال فوق المواصفات الخام

نقاط التأخر:

• كفاءة المعمارية: مساحة الشريحة المنطقية أكبر بـ ~60% من H100 لأداء مماثل
• النطاق الترددي للذاكرة: متأخر قليلاً (3.2 مقابل 3.35 TB/s) — عنق زجاجة للتدريب
• النظام البيئي: CANN/CUNN مقابل CUDA — فجوة كبيرة في الأدوات والمكتبات
• أحمال التدريب: أقل تحسينًا للتدريب المستمر

4.3 CloudMatrix 384: العقدة الفائقة

graph TB
    subgraph CM["CloudMatrix 384 عقدة فائقة"]
        direction TB
        subgraph NPUs["طبقة الحوسبة (384× Ascend 910C)"]
            NPU1["NPU 1"]
            NPU2["NPU 2"]
            NPU3["..."]
            NPU4["NPU 384"]
        end

        subgraph Network["معمارية شبكة ثلاثية المستويات"]
            UB["مستوى UB<br/>توسع رأسي شامل<br/>392 GB/s لكل NPU"]
            RDMA["مستوى RDMA<br/>توسع أفقي RoCE<br/>200 Gbps لكل NPU"]
            VPC["مستوى VPC<br/>إدارة وتخزين"]
        end

        subgraph CPU["طبقة معالج Kunpeng"]
            CPU1["Kunpeng 920"]
        end
    end

    NPUs --> UB
    NPUs --> RDMA
    NPUs --> VPC
    CPU1 --> UB

    style CM fill:#e3f2fd
    style Network fill:#f1f8e9

CloudMatrix 384 — 384 وحدة Ascend 910C NPU — تقدم:

• إنتاجية التعبئة المسبقة (Prefill): 6,688 رمز/ثانية لكل NPU
• إنتاجية فك الترميز (Decode): 1,943 رمز/ثانية لكل NPU (أقل من 50ms زمن لكل رمز)
• كفاءة حوسبية: 4.45 رمز/ثانية/تيرافلوبس للتعبئة المسبقة، 1.29 رمز/ثانية/تيرافلوبس لفك الترميز

أرقام الكفاءة هذه تتجاوز عمليات نشر H100 المحسّنة (3.75 و 1.10). التحسين المشترك الكامل للمكدس قيد العمل.

4.4 Ascend 910D: نحو الصدارة

المواصفة	Ascend 910D (متوقع)	Nvidia H100	Nvidia B200
عملية التصنيع	SMIC 7nm N+2 (محسّنة)	TSMC 5nm	TSMC 4nm
FP16	1,000+ تيرافلوبس	989 تيرافلوبس	~2,250 تيرافلوبس
الذاكرة	192 GB HBM3	80 GB HBM3	192 GB HBM3e
استهلاك الطاقة (TDP)	~350–450W	700W	1,000W
الهدف	تجاوز H100	الأساس	الجيل التالي

910D في مرحلة العينات مع بايت دانس وبايدو وعلي بابا وتشاينا موبايل. الإنتاج الضخم متوقع أواخر 2025.

---

5. الطبقة الجيوسياسية: العقوبات مقابل الصمود

5.1 الجدول الزمني للتصعيد

timeline
    title الجدول الزمني لعقوبات الرقائق الأمريكية الصينية
    2019 : إضافة هواوي إلى قائمة الكيانات : بدء قطع TSMC
    2020 : إضافة SMIC إلى قائمة الكيانات : حظر معدات EUV
    2022 : إقرار قانون CHIPS : ضوابط تصدير 7 أكتوبر
    2023 : انضمام اليابان/هولندا للقيود : حظر المزيد من المعدات
    2024 : حظر رقائق H20/A800 المخصصة للصين : إنفيديا تخسر 5.5 مليار دولار
    2025 يناير : قاعدة بايدن لنشر الذكاء الاصطناعي (أُلغيت مايو)
    2025 مايو 13 : BIS تحذر من استخدام رقائق Ascend "في أي مكان" : تهديد بعقوبات جنائية

في 13 مايو 2025، أصدر مكتب الصناعة والأمن (BIS) توجيهًا غير مسبوق:

“استخدام معالجات Ascend من هواوي (910B، 910C، 910D) في أي مكان في العالم بدون ترخيص يُشكل انتهاكًا لضوابط التصدير الأمريكية.”

ولاية قضائية خارج الحدود الإقليمية على أي استخدام لرقائق الذكاء الاصطناعي من هواوي عالميًا.

5.2 سلسلة توريد هواوي المحصنة ضد العقوبات

المكون	المورد المحلي	الحالة
تصميم الرقائق	Huawei HiSilicon	100%
المصنع (7nm)	SMIC	إنتاج نشط
التغليف المتقدم	JCET / Tongfu Micro	>80%
ذاكرة HBM	CXMT / YMTC (HBM2e)	قيد التطوير
أدوات EDA	هواوي + EDA محلي	~40%
مقاوم الضوء (Photoresist)	JSR China / محلي	في طور النضج
إطار الذكاء الاصطناعي	CANN / MindSpore	بديل وظيفي لـ CUDA

أرقام رئيسية:

• +90% توطين الرقائق لـ Ascend 910C
• 381 شريحة صُممت تحت مبادئ τ على مدى 6 سنوات
• عائد SMIC 7nm N+2: ~20% (2024) → 40–50% (2025)
• الإنتاج الشهري: ~2.6 ألف رقاقة سيليكون (wafer) لـ Ascend

5.3 خريطة الأطراف المعنية

graph TB
    subgraph US["الولايات المتحدة"]
        BIS["BIS / وزارة التجارة"]
        Nvidia["Nvidia"]
        AMD["AMD"]
        Intel["Intel"]
    end

    subgraph China["الصين"]
        Huawei["Huawei / HiSilicon"]
        SMIC["SMIC"]
        CXMT["CXMT / YMTC"]
        DeepSeek["DeepSeek / ByteDance / Baidu"]
    end

    subgraph Allies["حلفاء الولايات المتحدة"]
        TSMC["TSMC (تايوان)"]
        ASML["ASML (هولندا)"]
        Samsung["Samsung (كوريا)"]
        Tokyo["Tokyo Electron (اليابان)"]
    end

    BIS -->|"ضوابط التصدير"| Huawei
    BIS -->|"حظر المعدات"| SMIC
    Nvidia -->|"H100/H200/B200"| TSMC
    Huawei -->|"طلبات الرقائق"| SMIC
    SMIC -->|"إنتاج 7nm"| Huawei
    DeepSeek -->|"طلب استدلال الذكاء الاصطناعي"| Huawei
    ASML -->|"معدات EUV"| TSMC
    ASML -.->|"محظور"| SMIC
    TSMC -.->|"مقطوع"| Huawei

    style Huawei fill:#ffebee
    style SMIC fill:#fff3e0
    style BIS fill:#e3f2fd

---

6. UnifiedBus (灵衢): بروتوكول واحد لمركز البيانات

قطعة حاسمة ولكن غير مطروقة بشكل كافٍ في قانون τ: UnifiedBus (الجسر الروحي).

6.1 مشكلة برج بابل

الربط البيني الحالي لمراكز البيانات عبارة عن ترقيع:

• PCIe للربط بين الشرائح
• NVLink/CXL لتجميع ذاكرة GPU
• InfiniBand/RoCE للربط بين الخوادم
• Ethernet للإدارة

كل ترجمة تضيف 500–1000× overhead فوق تأخير السلك الخام.

6.2 مكدس واحد

يستبدل UnifiedBus الترقيع ببروتوكول واحد يمتد من النواقل على الشريحة إلى الوصلات البصرية بين الرفوف:

الميزة	التقليدي	UnifiedBus
مكدس البروتوكولات	متعدد (PCIe + NVLink + IB + Eth)	مكدس واحد موحد
نموذج الذاكرة	قائم على DMA بوساطة المُعرّفات	دلالات ذاكرة أصلية
زمن الانتقال (من رف إلى رف)	~10–50 ميكروثانية	~1–5 ميكروثانية
المدى الفيزيائي	نحاس: ~2 متر	بصري: 100–200 متر
نموذج الموارد	تخصيص ثابت	تجميع كامل (Poolization)
تجاوز الفشل	ثوانٍ	أقل من ثانية

graph LR
    subgraph Traditional["المكدس التقليدي متعدد البروتوكولات"]
        direction TB
        APP1["التطبيق"]
        DRV1["المُعرّفات"]
        PCIe["طبقة PCIe"]
        NVLink["طبقة NVLink"]
        IB["InfiniBand"]
        ETH["Ethernet"]
        APP1 --> DRV1 --> PCIe
        DRV1 --> NVLink
        DRV1 --> IB
        DRV1 --> ETH
    end

    subgraph UB["UnifiedBus مكدس واحد"]
        direction TB
        APP2["التطبيق"]
        UBL["طبقة UnifiedBus"]
        PHY["طبقة فيزيائية شاملة<br/>(نحاس + بصري)"]
        APP2 --> UBL --> PHY
    end

    style Traditional fill:#ffebee
    style UB fill:#e8f5e9

أكثر من 300 عقدة Atlas 900 فائقة تم شحنها على UnifiedBus 1.0 منذ مارس 2025. مواصفات UnifiedBus 2.0 مفتوحة المصدر.

---

7. تأثير السوق

7.1 تحركات الأسهم (26 مايو 2026)

الشركة	التغير
SMIC	+17–19%
Hua Hong Semiconductor	+20%
JCET	+12%
Naura Technology	+15%
Nvidia	-2.3%

7.2 ماذا يقول المحللون

Futurum Group (متفائل):

“يمثل قانون تاو للقياس و LogicFolding أكثر محاولات الصين طموحًا حتى الآن لإعادة تعريف تقدم أشباه الموصلات وفقًا لشروطها الخاصة.”

Omdia / The Register (متشكك):

“ادعاءات هواوي أقرب إلى العلامة التجارية منها إلى الاختراق. LogicFolding ابتكار تصميمي، لكن صنع رقائق تؤدي عند مستوى معين وبناء الملايين منها فعليًا بعائد مقبول هما مشكلتان مختلفتان.”

虎嗅 / Huxiu (متوازن):

“قانون تاو لم يظهر من العدم. من إنفيديا إلى TSMC، ومن AMD إلى SK Hynix، الصناعة بأكملها تستكشف هذا الاتجاه منذ عقد. مساهمة هواوي هي صياغة هذا الاستكشاف في إطار واضح — أول مبدأ منهجي من هذا النوع من شركة صينية.”

7.3 المشهد التنافسي

quadrantChart
    title المشهد التنافسي لرقائق الذكاء الاصطناعي (2026)
    x-axis نضج منخفض للنظام البيئي --> نضج مرتفع للنظام البيئي
    y-axis أداء خام منخفض --> أداء خام مرتفع
    quadrant-1 لاعبون متخصصون
    quadrant-2 قادة السوق
    quadrant-3 منافسون صاعدون
    quadrant-4 متخصصو الأداء
    "Nvidia H100/B200": [0.95, 0.95]
    "Nvidia H20": [0.90, 0.30]
    "Huawei Ascend 910C": [0.35, 0.75]
    "Huawei Ascend 910D": [0.40, 0.90]
    "AMD MI300X": [0.70, 0.85]
    "Intel Gaudi 3": [0.60, 0.70]
    "Google TPU v5": [0.55, 0.80]
    "Amazon Trainium2": [0.50, 0.65]

---

8. اتصال DeepSeek

DeepSeek — مختبر الذكاء الاصطناعي الصيني الذي قلبت نماذجه R1 و V3 اقتصاديات النماذج اللغوية الكبيرة عالميًا — يشغّل قدرة استدلال كبيرة على CloudMatrix من هواوي.

8.1 اقتصاديات الاستدلال

المقياس	DeepSeek على Ascend 910C	DeepSeek على Nvidia H800
تكلفة الاستدلال (V3)	~1 يوان / مليون رمز	~7 يوان / مليون رمز
تكلفة الاستدلال (R1)	~4 يوان / مليون رمز	~20+ يوان / مليون رمز
كفاءة التعبئة المسبقة	4.45 رمز/ثانية/تيرافلوبس	3.96 رمز/ثانية/تيرافلوبس
كفاءة فك الترميز	1.29 رمز/ثانية/تيرافلوبس	1.17 رمز/ثانية/تيرافلوبس

تفوق في التكلفة بمقدار 10 أضعاف للاستدلال. عندما تُحسَّن البرمجيات بشكل مشترك مع العتاد — CANN، نواة CUNN، مؤثرات مخصصة — تضيق الفجوة الفعلية بشكل كبير.

8.2 تكامل كامل المكدس

flowchart LR
    subgraph HW["مكدس عتاد هواوي"]
        A["Ascend 910C/910D<br/>NPU"]
        B["CloudMatrix 384<br/>عقدة فائقة"]
        C["UnifiedBus<br/>ربط بيني"]
    end

    subgraph SW["مكدس البرمجيات"]
        D["CANN / CUNN<br/>بديل CUDA"]
        E["MindSpore / PyTorch<br/>إطار عمل"]
        F["DeepSeek R1/V3<br/>نماذج محسّنة"]
    end

    subgraph Market["تأثير السوق"]
        G["1 يوان / مليون رمز<br/>استدلال V3"]
        H["تخفيض تكلفة 90%<br/>مقابل سحابة إنفيديا"]
        I["+20,000 مطور<br/>في النظام البيئي"]
    end

    A --> B --> C
    D --> E --> F
    HW --> SW --> Market

    style HW fill:#e3f2fd
    style SW fill:#e8f5e9
    style Market fill:#fff3e0

---

9. تقييم نقدي: ما هو حقيقي، وما هو إسقاط

الادعاء	حالة الدليل	التقييم
إطار قانون τ	منشور في IEEE ISCAS	مراجع من الأقران؛ أساس متين
381 شريحة منتجة بكميات كبيرة	إفصاح هواوي	معقول؛ خطوط إنتاج متعددة
LogicFolding مكسب كثافة 53.5%	بيانات Kirin 2026	غير موثق؛ إطلاق خريف 2026 سيتحقق
مكافئ 1.4nm بحلول 2031	إسقاط	طموح؛ يعتمد على الطي متعدد الطبقات
Ascend 910C عند 80% من H100	تقديرات مستقلة	إجماع المحللين؛ موثق من DeepSeek
كفاءة CloudMatrix > H100	معايير منشورة	تنافسي لاستدلال MoE؛ فجوة التدريب باقية

المخاطر الرئيسية

1. التصنيع: عائد SMIC 7nm (40–50%) أقل بكثير من TSMC (>80%). بدون EUV، الدفع تحت 7nm اقتصاديات قاسية.

2. عنق زجاجة الذاكرة: HBM3/HBM3e شبه مستحيل التوريد تحت العقوبات. HBM المحلي من CXMT لا يزال في مرحلة مبكرة.

3. فجوة النظام البيئي: CANN/CUNN وظيفي. لكنه ليس CUDA. وعد الترحيل “بسطر استيراد واحد” متفائل للنماذج المعقدة.

4. مساحة الشريحة: مساحة شريحة Ascend 910C أكبر بـ ~60% من H100. المعمارية أقل كفاءة لكل ترانزستور.

5. الوصول للأسواق: العقوبات الأمريكية تقصر Ascend على الصين + الأسواق الصديقة (الشرق الأوسط، روسيا، أجزاء من جنوب شرق آسيا).

---

10. إلى أين يتجه هذا: خمسة سيناريوهات حتى 2030

1. التقارب: تلحق هواوي بالركب عبر EUV محلي أو تخفيف العقوبات. الفجوة تنغلق إلى أقل من جيل واحد.

2. الانقسام المستدام: نظامان بيئيان متوازيان. الصين تهيمن على السوق المحلية + الحزام والطريق. الغرب يحتفظ بالسوق العالمي الممتاز.

3. تفوق غربي: TSMC تصل إلى 1nm مع GAA/CFET. المعمارية لا تستطيع التعويض. هواوي تتأخر 3+ أجيال.

4. تحول النموذج: مبادئ قانون τ تكتسب تبنياً على مستوى الصناعة. الابتكار المعماري يصبح الرافعة الأساسية. عقدة التصنيع تصبح أقل أهمية.

5. فك ارتباط كامل: انفصال تام. الصين تحقق اكتفاءً ذاتيًا بتكلفة تأخير 5–10 سنوات. الابتكار العالمي يتباطأ.

---

11. صانع قواعد، وليس تابعًا

قانون τ أكثر من مجرد ورقة بحثية:

• مساهمة علمية: إطار مراجع من الأقران لتحسين ما بعد مور
• استراتيجية هندسية: 381 شريحة تجارية أُنتجت بالفعل تحت مبادئه
• إشارة جيوسياسية: العقوبات الأمريكية حفّزت بدلاً من أن تشل ابتكار أشباه الموصلات الصيني
• دعوة للصناعة: UnifiedBus 2.0 مفتوح المصدر

شريحة Ascend 910C — ~80% من أداء H100 بـ ~10% من التكلفة — تثبت أن البراعة المعمارية يمكنها تعويض عجز عقدة التصنيع. 910D تهدف إلى إغلاق الفجوة بالكامل.

الإجابات التي سنحصل عليها خلال السنوات الخمس القادمة ستحدد ما إذا كان قانون τ سينافس قانون مور في الأهمية التاريخية:

• هل تستطيع SMIC الوصول إلى عائد +70% عند 7nm والدفع نحو 5nm؟
• هل سيفي Kirin 2026 بوعود LogicFolding هذا الخريف؟
• هل يستطيع CANN إغلاق فجوة النظام البيئي مع CUDA؟
• هل سيتحقق هدف الكثافة المكافئة لـ 1.4nm بحلول 2031؟

شيء واحد واضح بالفعل: هواوي تحولت من 追赶者 (تابع) إلى 规则制定者 (صانع قواعد).

كما قالت هي تينغبو في ISCAS 2026:

“نؤمن بأن الانفتاح والتعاون هما مفتاح دفع التقدم المستمر في صناعة أشباه الموصلات. لا يمكن لأي شركة بمفردها أن تجد جميع الإجابات على طول مسار تطور أشباه الموصلات.”

قانون τ هو إجابة هواوي. بقية الصناعة الآن تقرر ما إذا كانت ستتعامل مع السؤال.

---

الملحق أ: الصيغ الرئيسية

تفكيك الثابت الزمني

$$\tau_{\text{total}} = \sqrt{\tau_{\text{transistor}}^2 + \tau_{\text{circuit}}^2 + \tau_{\text{chip}}^2 + \tau_{\text{system}}^2}$$

τ على مستوى الدائرة:

$$\tau_{\text{circuit}} = R_{\text{wire}} \cdot C_{\text{total}} = \frac{\rho \cdot L}{A} \cdot \left(\epsilon_{\text{ox}} \cdot \frac{A}{t_{\text{ox}}} + C_{\text{parasitic}}\right)$$

LogicFolding يقلل $L$ (طول السلك) بنسبة 50–90%، مما يقلل مباشرة $\tau_{\text{circuit}}$.

مكافئ كثافة الترانزستور

$$\rho_{\text{effective}} = \rho_{\text{physical}} \times \left(1 + \sum_{i=1}^{n} f_i \cdot \eta_i\right)$$

بالنسبة لـ Kirin 2026 ($n=2$, $f=0.55$, $\eta=0.95$):

$$\rho_{\text{effective}} = 155 \times (1 + 0.55 \times 0.95) \approx 238 \text{ مليون ترانزستور/مم}^2$$

كفاءة تدريب الذكاء الاصطناعي

$$T_{\text{training}} \propto \frac{N_{\text{params}} \cdot D_{\text{tokens}}}{P_{\text{compute}} \cdot \eta_{\text{utilization}}}$$

تستهدف هواوي $\eta_{\text{utilization}}$ — محققة >90% على CloudMatrix لـ MoE مقابل متوسط الصناعة 40–60%.

---

الملحق ب: مسرد المصطلحات

المصطلح	التعريف
τ (تاو)	الثابت الزمني — الزمن المميز لانتشار الإشارة عبر نظام إلكتروني
LogicFolding	معمارية رقائق ثلاثية الأبعاد تكدس طبقات الدوائر رأسيًا لتقصير مسارات الإشارة
UnifiedBus (灵衢)	بروتوكول ربط بيني موحد لمراكز البيانات يستبدل PCIe/NVLink/InfiniBand
CANN	معمارية الحوسبة للشبكات العصبية — مكدس برمجيات الذكاء الاصطناعي من هواوي
CUNN	طبقة ترحيل من CUDA إلى CANN لنماذج PyTorch على Ascend
CloudMatrix	معمارية الحاسوب الفائق للذكاء الاصطناعي من هواوي باستخدام وحدات Ascend NPU
SMIC N+2	عملية تصنيع من فئة 7nm من SMIC باستخدام الطباعة الحجرية DUV
HBM	ذاكرة النطاق الترددي العالي — ذاكرة DRAM مكدسة ثلاثية الأبعاد لمسرعات الذكاء الاصطناعي
MoE	مزيج الخبراء — معمارية شبكات عصبية تستخدم الحوسبة الشرطية
EUV	الطباعة الحجرية بالأشعة فوق البنفسجية القصوى — أكثر تقنيات تشكيل الرقائق تقدمًا

---

المراجع

1. He Tingbo, “A Time Scaling Theory for Multi-Layer Electronic Systems,” IEEE ISCAS 2026, Shanghai.
2. Huawei Official Newsroom, “Huawei Announces Tau (τ) Scaling Law,” May 25, 2026.
3. Xinhua News Agency, “Huawei Unveils New Chip Design Approach,” May 26, 2026.
4. DeepSeek / Huawei Cloud, “Serving Large Language Models on Huawei CloudMatrix384,” 2025.
5. Morgan Stanley Research, “SMIC Advanced Node Yield Analysis,” September 2025.
6. US Bureau of Industry and Security, “Export Control Guidance on PRC Advanced Computing ICs,” May 13, 2025.
7. Hot Chips 31, “Huawei Da Vinci Architecture Deep Dive,” 2019.
8. Wall Street Journal, “Huawei Tests Ascend 910D as Nvidia Alternative,” April 2025.
9. 21st Century Business Herald, “Huawei Tau Law Analysis,” May 25, 2026.
10. Futurum Group Research, “Does Huawei’s Tau Scaling Law Challenge Logic Leadership?” May 26, 2026.

---

تم التجميع من منشورات IEEE، وإفصاحات هواوي الرسمية، وتقارير وكالة أنباء شينخوا، وأبحاث المحللين الماليين، والوثائق التقنية. أرقام الأداء هي أفضل التقديرات المتاحة؛ النتائج الفعلية تختلف حسب النشر.

آخر تحديث: 28 مايو 2026