হুয়াওয়ের টাউ (τ) সূত্র: অ্যাডভান্সড লিথোগ্রাফি ছাড়াই সেমিকন্ডাক্টর স্কেলিং-এর নতুন দিগন্ত

তারিখ: ২৮ মে, ২০২৬ | পড়ার সময়: ~২৫ মিনিট

---

সারসংক্ষেপ

২০২৬ সালের ২৫ মে, সাংহাইতে IEEE ISCAS 2026 সম্মেলনে হি থিংবো (He Tingbo) — হুয়াওয়ের সেমিকন্ডাক্টর বিজনেস প্রেসিডেন্ট — টাউ (τ) স্কেলিং সূত্র উন্মোচন করেন। কোনো চীনা কোম্পানি প্রথমবারের মতো বৈশ্বিক সেমিকন্ডাক্টর শিল্পের জন্য একটি পথনির্দেশক নীতি প্রস্তাব করল।

একই সপ্তাহে, হুয়াওয়ের Ascend 910C — ৮০০ TFLOPS FP16, Nvidia-র H100-এর প্রায় ৮০% — ব্যাপক উৎপাদনে আছে, বড় মাপের AI ডিপ্লয়মেন্ট চালাচ্ছে। আসন্ন Ascend 910D H100-কে সরাসরি ছাড়িয়ে যাওয়ার লক্ষ্য নিয়েছে।

একসাথে দুটি ঘটনা: একটি নতুন তাত্ত্বিক কাঠামো, এবং চিপ বাজারে আসছে ভলিউমে। মার্কিন নিষেধাজ্ঞার (sanctions) প্রতি হুয়াওয়ের এই দ্বৈত-ট্র্যাক উত্তর।

এই নিবন্ধে যা থাকছে:

• τ সূত্রের গাণিতিক ভিত্তি
• LogicFolding — অ্যাডভান্সড লিথোগ্রাফি ছাড়া 3D চিপ আর্কিটেকচার
• Ascend 910C/910D বনাম Nvidia H100/H200 বেঞ্চমার্ক
• বাড়তে থাকা US-চীন চিপ যুদ্ধ

---

১. মুরের সূত্র রাস্তার শেষ প্রান্তে

৬০ বছর ধরে মুরের সূত্র (Moore’s Law) শিল্প চালিয়েছে: জ্যামিতিক ক্ষুদ্রীকরণের মাধ্যমে প্রতি ১৮–২৪ মাসে ট্রানজিস্টর সংখ্যা দ্বিগুণ হয়।

সেই যুগ শেষ হচ্ছে। তিনটি দেয়াল:

১.১ পদার্থবিজ্ঞান: কোয়ান্টাম টানেলিং

৩nm-এর নিচে ট্রানজিস্টর গেট কয়েক ডজন সিলিকন পরমাণু নিয়ে গঠিত। ইলেকট্রন ইনসুলেটিং বাধা ভেদ করে টানেল করে বেরিয়ে যায়। ফলাফল: অনিয়ন্ত্রিত লিকেজ (leakage), অতিরিক্ত তাপ, অস্থিরতা।

হার্ড ফ্লোর (hard floor) প্রায় ১.৫nm। প্রচলিত ট্রানজিস্টর তার নিচে কাজ করা বন্ধ করে দেয়।

১.২ অর্থনীতি: অর্থের দেয়াল

প্রসেস নোড	ফ্যাব বিনিয়োগ	প্রতি চিপ ডিজাইন খরচ
28nm	~$6B	~$50M
7nm	~$15B	~$200M
3nm	~$20B	$500M–$1B
2nm	~$28B (প্রাক্কলিত)	>$1B

একটি একক 3nm ফ্যাব-এর খরচ প্রায় $20 বিলিয়ন। একটি টেপ-আউট (tape-out)$100 মিলিয়ন ছাড়িয়ে যায়। শুধু TSMC আর Samsung-ই লিডিং এজ (leading edge) বহন করতে পারে। যে অর্থনৈতিক ইঞ্জিন মুরের সূত্রকে আত্মপূরণকারী (self-fulfilling) করেছিল, সেটি স্থবির হয়ে পড়ছে।

১.৩ পারফরম্যান্স: কমতে থাকা আয়

অ্যাডভান্সড নোডে লিকেজ পাওয়ার ডায়নামিক পাওয়ারকে ছাপিয়ে যায়। প্রতি ট্রানজিস্টর খরচ কমা বন্ধ হয়ে গেছে। প্রতিটি সংকোচনে (shrink) পারফরম্যান্স-প্রতি-ওয়াট লাভ কমছে। শিল্পের একটি নতুন দৃষ্টান্ত (paradigm) দরকার।

---

২. টাউ (τ) সূত্র: স্থান থেকে সময়ে

২.১ মূল নীতি

τ সূত্র সেমিকন্ডাক্টর অগ্রগতির কাঠামো পুনর্গঠন করে। স্থানিক ঘনত্ব (ট্রানজিস্টর/mm²)-এর পরিবর্তে এটি টেম্পোরাল ইফিশিয়েন্সি (temporal efficiency) অপ্টিমাইজ করে — পুরো কম্পিউটিং স্ট্যাক জুড়ে সিগনাল প্রবাহ বিলম্ব (signal propagation delay)।

পদার্থবিজ্ঞানে τ (টাউ) হলো সময় ধ্রুবক (time constant)। হুয়াওয়ে প্রস্তাব করে এটিকে পুরো স্তরক্রমের (hierarchy) জন্য সার্বজনীন অপ্টিমাইজেশন লক্ষ্য হিসেবে ব্যবহার করা হোক।

২.২ গণিত

$$\tau = f(\tau_{\text{transistor}}, \tau_{\text{circuit}}, \tau_{\text{chip}}, \tau_{\text{system}})$$

যেখানে:

• $\tau_{\text{transistor}}$ — অন্তর্নিহিত সুইচিং বিলম্ব (পিকোসেকেন্ড)
• $\tau_{\text{circuit}}$ — ক্রিটিক্যাল পথে RC প্রবাহ বিলম্ব
• $\tau_{\text{chip}}$ — মেমোরি অ্যাক্সেস এবং অন-চিপ ইন্টারকানেক্ট লেটেন্সি (latency)
• $\tau_{\text{system}}$ — ডেটাসেন্টার জুড়ে এন্ড-টু-এন্ড মেসেজ পাসিং

এই τ সময়ের ~১২ অর্ডার অফ ম্যাগনিটিউড (পিকোসেকেন্ড থেকে সেকেন্ড) জুড়ে বিস্তৃত।

প্রজন্মগত স্কেলিং:

$$\tau_{n+1} = \frac{\tau_n}{\alpha}$$

স্কেলিং ফ্যাক্টর α ওয়ার্কলোড-নির্ভর — সর্বজনীন নয়:

ওয়ার্কলোডের ধরন	α (বার্ষিক স্কেলিং ফ্যাক্টর)
পাওয়ার-সীমাবদ্ধ মোবাইল	~1.3×
সুরক্ষা-সংকটপূর্ণ স্বয়ংচালিত	~1.5×
AI প্রশিক্ষণ ও ইনফারেন্স	~10×

AI-র জন্য — যেখানে থ্রুপুট = রাজস্ব — τ সূত্র বার্ষিক ১০× উন্নতি সম্ভব করে। যা শুধু জ্যামিতি দিয়ে কখনোই সম্ভব হতো না।

২.৩ τ কেন একীভূত মেট্রিক হিসেবে কাজ করে

হি থিংবোর ISCAS পেপার “A Time Scaling Theory for Multi-Layer Electronic Systems” থেকে:

“ফ্রিকোয়েন্সি, লেটেন্সি, ব্যান্ডউইথ, এবং থ্রুপুট — প্রতিটি স্তরে এগুলো τ দ্বারা নিয়ন্ত্রিত। প্রসেস টেকনিশিয়ান, সার্কিট ডিজাইনার, এবং সিস্টেম আর্কিটেক্ট একই এককে একই পরিমাণ নিয়ে আলোচনা করতে পারেন।”

চার স্তর জুড়ে একটি মেট্রিক। এটাই মূল চাবিকাঠি। আগে প্রতিটি শাখা স্থানীয় মেট্রিক অপ্টিমাইজ করত যা একে অপরের সাথে যুক্ত হতো না।

২.৪ চার-স্তর সমন্বিত অপ্টিমাইজেশন স্ট্যাক

flowchart TB
    subgraph System["সিস্টেম লেয়ার"]
        direction TB
        UB["UnifiedBus 灵衢总线
ইউনিফাইড মেমোরি অ্যাড্রেসিং
নেটিভ মেমোরি সেমান্টিক্স"]
        NET["Hi-ONE অপটিক্যাল ইন্টারকানেক্ট
100–200m রিচ
~500× লেটেন্সি হ্রাস"]
    end

    subgraph Chip["চিপ লেয়ার"]
        direction TB
        SW["সফটওয়্যার-আর্কিটেকচার-সিলিকন
ফুল-স্ট্যাক কো-ডিজাইন"]
        ARCH["ওয়ার্কলোড-চালিত পাইপলাইন
সূক্ষ্ম ডেটা ফ্লো নিয়ন্ত্রণ"]
    end

    subgraph Circuit["সার্কিট লেয়ার"]
        direction TB
        LF["LogicFolding
3D উল্লম্ব ইন্টিগ্রেশন"]
        RC["RC অপ্টিমাইজেশন
Low-κ ডাইইলেকট্রিক"]
    end

    subgraph Device["ডিভাইস লেয়ার"]
        direction TB
        TR["ট্রানজিস্টর ইঞ্জিনিয়ারিং
GAA / স্ট্রেন / High-κ মেটাল গেট"]
        PAR["প্যারাসিটিক R ও C হ্রাস
ইন্টারকানেক্ট অপ্টিমাইজেশন"]
    end

    Device --> Circuit --> Chip --> System

    style System fill:#e1f5fe
    style Chip fill:#f3e5f5
    style Circuit fill:#e8f5e9
    style Device fill:#fff3e0

স্তর	অপ্টিমাইজেশন লক্ষ্য	মূল কৌশল
ডিভাইস	τ_transistor ন্যূনতম করা	মোবিলিটি বর্ধন, স্ট্রেন ইঞ্জিনিয়ারিং, GAA, প্যারাসিটিক R/C হ্রাস
সার্কিট	RC বিলম্ব ন্যূনতম করা	LogicFolding (3D স্ট্যাকিং), low-κ ডাইইলেকট্রিক, সংক্ষিপ্ত ক্রিটিক্যাল-পাথ তার
চিপ	কম্পিউট + মেমোরি τ ন্যূনতম করা	সফটওয়্যার-আর্কিটেকচার-সিলিকন কো-ডিজাইন, ওয়ার্কলোড-চালিত পাইপলাইন
সিস্টেম	এন্ড-টু-এন্ড মেসেজ τ ন্যূনতম করা	UnifiedBus (灵衢), অপটিক্যাল ইন্টারকানেক্ট, ইউনিফাইড মেমোরি অ্যাড্রেসিং

---

৩. LogicFolding: EUV ছাড়াই 3D

৩.১ শহরতলি থেকে আকাশচুম্বী

LogicFolding হলো মুকুটের রত্ন। এটি সার্কিট বিন্যাসের পদ্ধতি বদলে দেয়।

প্রচলিত 2D: সব উপাদান সমতল পৃষ্ঠে। সিগনাল দীর্ঘ পার্শ্বীয় দূরত্ব অতিক্রম করে। ক্রিটিক্যাল পাথে জট। ডাই (die) জুড়ে ডেটা স্থানান্তরে শক্তি নষ্ট।

LogicFolding: সমতল সার্কিটগুলিকে উল্লম্বভাবে স্তূপীকৃত করে। যেন একতলা শহরতলিকে এক্সপ্রেস লিফটযুক্ত আকাশচুম্বী ভবনে রূপান্তর করা। সিগনাল কম দূরত্বে ভ্রমণ করে। রেজিস্টিভ ও ক্যাপাসিটিভ লোড কম। τ দ্রুততর।

graph LR
    subgraph Traditional["প্রচলিত 2D বিন্যাস"]
        direction LR
        A["ব্লক A
(উপর-বাম)"] ---|"লম্বা তার
উচ্চ R, উচ্চ C
ধীর τ"| B["ব্লক B
(নিচ-ডান)"]
    end

    subgraph LogicFolding["LogicFolding 3D বিন্যাস"]
        direction TB
        A2["ব্লক A
(স্তর 1)"]
        B2["ব্লক B
(স্তর 2)"]
        A2 -.->|"ছোট ভায়া
নিম্ন R, নিম্ন C
দ্রুত τ"| B2
    end

    style Traditional fill:#ffebee
    style LogicFolding fill:#e8f5e9

৩.২ Kirin 2026: প্রথম প্রমাণ

হুয়াওয়ে আসন্ন Kirin 2026 মোবাইল প্রসেসরে LogicFolding প্রদর্শন করেছে:

মেট্রিক	Kirin 2025 (2D)	Kirin 2026 (LogicFolding)	উন্নতি
ট্রানজিস্টর ঘনত্ব	155 MTr/mm²	238 MTr/mm²	+53.5%
পারফরম্যান্স কোর ফ্রিকোয়েন্সি	~2.6 GHz	3.1 GHz	+19%
শক্তি দক্ষতা	বেসলাইন	+41%	+41%
প্রক্রিয়া	SMIC 7nm	SMIC 7nm (একই নোড)	—

একই ফ্যাব। একই নোড। ৫৩.৫% ঘনত্ব লাভ। এটি এক ধাপে তিন বছরের প্রথাগত জ্যামিতিক স্কেলিং-এর সমান — শুধুমাত্র আর্কিটেকচারের মাধ্যমে অর্জিত।

৩.৩ Kirin রোডম্যাপ ২০৩১ পর্যন্ত

timeline
    title τ সূত্রের অধীনে Kirin চিপ রোডম্যাপ
    2026 (শরৎ) : Kirin 2026 LogicFolding আত্মপ্রকাশ : 3.10 GHz, 238 MTr/mm² : প্রথম 2-স্তর ফোল্ডিং
    2027 : Kirin 2027 : 3.39 GHz, উন্নত ফোল্ডিং
    2028 : Kirin 2028 : 3.71 GHz, বহু-স্তর ফোল্ডিং
    2029 : Kirin 2029 : >4.00 GHz, পূর্ণ-স্কেল 3D
    2031 : লক্ষ্য: 1.4nm-সমতুল্য ঘনত্ব : ~600+ MTr/mm² প্রাক্কলিত

২০৩১ সালের মধ্যে হুয়াওয়ে 1.4nm প্রক্রিয়ার সমতুল্য ঘনত্ব প্রজেক্ট করছে — আর্কিটেকচারাল উদ্ভাবনের মাধ্যমে, লিথোগ্রাফিক সংকোচন নয়।

---

৪. Ascend 910C/910D বনাম Nvidia H100

τ সূত্র দীর্ঘমেয়াদী খেলা। নিকট-মেয়াদী আক্রমণ এখনই শিপিং হচ্ছে।

৪.১ স্পেসিফিকেশন

স্পেসিফিকেশন	Ascend 910C	Nvidia H100 SXM	Nvidia H20 (চীন)
প্রসেস নোড	SMIC 7nm N+2	TSMC 4N (5nm)	TSMC 4N (5nm)
ট্রানজিস্টর	53 বিলিয়ন	~80 বিলিয়ন	~80 বিলিয়ন
আর্কিটেকচার	Da Vinci (ডুয়াল-ডাই)	Hopper	Hopper
FP16/BF16	~752 TFLOPS	989 TFLOPS	296 TFLOPS
FP8	1,504 TFLOPS	1,979 TFLOPS	592 TFLOPS
INT8	1,504 TOPS	3,958 TOPS	592 TOPS
মেমোরি	128 GB HBM2e	80 GB HBM3	96 GB HBM3
মেমোরি ব্যান্ডউইথ	3.2 TB/s	3.35 TB/s	4.0 TB/s
TDP	~310–500W	700W	400W
ইন্টারকানেক্ট	HCCS (392 GB/s)	NVLink 4 (900 GB/s)	NVLink 4 (900 GB/s)
বনাম H100	~76–81%	100% (বেসলাইন)	~30%
চিপ লজিক এরিয়া	~1.6× H100	বেসলাইন	বেসলাইন
দেশীয় উপাদান	>90%	N/A	N/A
ইউনিট মূল্য (আনুমানিক)	~$2,500–3,000	~$25,000–30,000	~$12,000–15,000

৪.২ যেখানে 910C জেতে, যেখানে পিছিয়ে

জয়:

• H100-এর 80 GB-র বিপরীতে 128 GB মেমোরি — বড় মডেল ইনফারেন্সের জন্য গুরুত্বপূর্ণ
• খরচ: প্রায় ১০× সস্তা
• সফটওয়্যার-হার্ডওয়্যার কো-অপ্টিমাইজেশন: CANN ফ্রেমওয়ার্ক + CloudMatrix সুপার নোড কাঁচা স্পেক-এর উপরে ইনফারেন্স দক্ষতা বাড়ায়

পিছিয়ে:

• আর্কিটেকচার দক্ষতা: সমান পারফরম্যান্সের জন্য লজিক ডাই এরিয়া H100-এর চেয়ে ~60% বড়
• মেমোরি ব্যান্ডউইথ: সামান্য পিছিয়ে (3.2 বনাম 3.35 TB/s) — প্রশিক্ষণের জন্য বাধা
• ইকোসিস্টেম: CANN/CUNN বনাম CUDA — টুলিং ও লাইব্রেরিতে বড় ব্যবধান
• প্রশিক্ষণ ওয়ার্কলোড: ধারাবাহিক প্রশিক্ষণের জন্য কম অপ্টিমাইজড

৪.৩ CloudMatrix 384: সুপার নোড

graph TB
    subgraph CM["CloudMatrix 384 সুপার নোড"]
        direction TB
        subgraph NPUs["কম্পিউট লেয়ার (384× Ascend 910C)"]
            NPU1["NPU 1"]
            NPU2["NPU 2"]
            NPU3["..."]
            NPU4["NPU 384"]
        end

        subgraph Network["ত্রি-প্লেন নেটওয়ার্ক আর্কিটেকচার"]
            UB["UB প্লেন
Scale-Up অল-টু-অল
392 GB/s প্রতি NPU"]
            RDMA["RDMA প্লেন
Scale-Out RoCE
200 Gbps প্রতি NPU"]
            VPC["VPC প্লেন
ব্যবস্থাপনা ও স্টোরেজ"]
        end

        subgraph CPU["Kunpeng CPU লেয়ার"]
            CPU1["Kunpeng 920"]
        end
    end

    NPUs --> UB
    NPUs --> RDMA
    NPUs --> VPC
    CPU1 --> UB

    style CM fill:#e3f2fd
    style Network fill:#f1f8e9

CloudMatrix 384 — ৩৮৪টি Ascend 910C NPU — যা দেয়:

• প্রিফিল থ্রুপুট: 6,688 টোকেন/s প্রতি NPU
• ডিকোড থ্রুপুট: 1,943 টোকেন/s প্রতি NPU (<50ms TPOT)
• কম্পিউট দক্ষতা: 4.45 tok/s/TFLOPS প্রিফিল, 1.29 tok/s/TFLOPS ডিকোড

এই দক্ষতার সংখ্যা অপ্টিমাইজড H100 ডিপ্লয়মেন্টকে (3.75 এবং 1.10) ছাড়িয়ে যায়। ফুল-স্ট্যাক কো-অপ্টিমাইজেশন কার্যকর হচ্ছে।

৪.৪ Ascend 910D: নেতৃত্বের লক্ষ্যে

স্পেসিফিকেশন	Ascend 910D (প্রাক্কলিত)	Nvidia H100	Nvidia B200
প্রক্রিয়া	SMIC 7nm N+2 (উন্নত)	TSMC 5nm	TSMC 4nm
FP16	1,000+ TFLOPS	989 TFLOPS	~2,250 TFLOPS
মেমোরি	192 GB HBM3	80 GB HBM3	192 GB HBM3e
TDP	~350–450W	700W	1,000W
লক্ষ্য	H100-কে ছাড়ানো	বেসলাইন	পরবর্তী-প্রজন্ম

910D ByteDance, Baidu, Alibaba, এবং China Mobile-এর সাথে স্যাম্পলিং (sampling)-এ আছে। ব্যাপক উৎপাদন ২০২৫-এর শেষ দিকে আশা করা হচ্ছে।

---

৫. ভূরাজনৈতিক স্তর: নিষেধাজ্ঞা বনাম সহনশীলতা

৫.১ বৃদ্ধির সময়রেখা

timeline
    title US-চীন চিপ নিষেধাজ্ঞা সময়রেখা
    2019 : হুয়াওয়ে এন্টিটি লিস্টে যুক্ত : TSMC বিচ্ছিন্নতা শুরু
    2020 : SMIC এন্টিটি লিস্টে যুক্ত : EUV সরঞ্জাম অবরুদ্ধ
    2022 : CHIPS আইন পাস : অক্টোবর ৭ রপ্তানি নিয়ন্ত্রণ
    2023 : জাপান/নেদারল্যান্ডস নিষেধাজ্ঞায় যোগদান : আরও সরঞ্জাম অবরুদ্ধ
    2024 : H20/A800 চীন-কাস্টম চিপ নিষিদ্ধ : Nvidia $5.5B হারায়
    2025 জানুয়ারি : Biden AI ডিফিউশন রুল (মে মাসে প্রত্যাহৃত)
    2025 মে 13 : BIS Ascend চিপ "যেকোনো স্থানে" ব্যবহারের বিরুদ্ধে সতর্কতা : অপরাধমূলক শাস্তির হুমকি

২০২৫ সালের ১৩ মে, BIS অভূতপূর্ব নির্দেশনা জারি করে:

“হুয়াওয়ের Ascend প্রসেসর (910B, 910C, 910D) লাইসেন্স ছাড়া বিশ্বের যেকোনো স্থানে ব্যবহার US রপ্তানি নিয়ন্ত্রণের লঙ্ঘন।”

বৈশ্বিকভাবে হুয়াওয়ে AI চিপের যেকোনো ব্যবহারের উপর আন্তর্জাতিক এখতিয়ার (extraterritorial jurisdiction)।

৫.২ হুয়াওয়ের নিষেধাজ্ঞা-প্রতিরোধী সরবরাহ শৃঙ্খল

উপাদান	দেশীয় সরবরাহকারী	অবস্থা
চিপ ডিজাইন	Huawei HiSilicon	100%
ফাউন্ড্রি (7nm)	SMIC	সক্রিয় উৎপাদন
অ্যাডভান্সড প্যাকেজিং	JCET / Tongfu Micro	>80%
HBM মেমোরি	CXMT / YMTC (HBM2e)	উন্নয়নাধীন
EDA টুলস	হুয়াওয়ে + দেশীয় EDA	~40%
ফটোরেসিস্ট	JSR China / দেশীয়	পরিপক্ব হচ্ছে
AI ফ্রেমওয়ার্ক	CANN / MindSpore	কার্যকরী CUDA বিকল্প

মূল সংখ্যা:

• Ascend 910C-এর জন্য 90%+ চিপ স্থানীয়করণ
• τ নীতির অধীনে ৬ বছরে ৩৮১টি চিপ ডিজাইন করা হয়েছে
• SMIC 7nm N+2 ইল্ড: ~20% (2024) → 40–50% (2025)
• মাসিক উৎপাদন: Ascend-এর জন্য ~2.6K ওয়েফার

৫.৩ অংশীজন মানচিত্র

graph TB
    subgraph US["মার্কিন যুক্তরাষ্ট্র"]
        BIS["BIS / বাণিজ্য দপ্তর"]
        Nvidia["Nvidia"]
        AMD["AMD"]
        Intel["Intel"]
    end

    subgraph China["চীন"]
        Huawei["হুয়াওয়ে / HiSilicon"]
        SMIC["SMIC"]
        CXMT["CXMT / YMTC"]
        DeepSeek["DeepSeek / ByteDance / Baidu"]
    end

    subgraph Allies["US মিত্র"]
        TSMC["TSMC (তাইওয়ান)"]
        ASML["ASML (নেদারল্যান্ডস)"]
        Samsung["Samsung (কোরিয়া)"]
        Tokyo["Tokyo Electron (জাপান)"]
    end

    BIS -->|"রপ্তানি নিয়ন্ত্রণ"| Huawei
    BIS -->|"সরঞ্জাম নিষেধাজ্ঞা"| SMIC
    Nvidia -->|"H100/H200/B200"| TSMC
    Huawei -->|"চিপ অর্ডার"| SMIC
    SMIC -->|"7nm উৎপাদন"| Huawei
    DeepSeek -->|"AI ইনফারেন্স চাহিদা"| Huawei
    ASML -->|"EUV সরঞ্জাম"| TSMC
    ASML -.->|"অবরুদ্ধ"| SMIC
    TSMC -.->|"বিচ্ছিন্ন"| Huawei

    style Huawei fill:#ffebee
    style SMIC fill:#fff3e0
    style BIS fill:#e3f2fd

---

৬. UnifiedBus (灵衢): ডেটাসেন্টারের জন্য একটি প্রোটোকল

τ সূত্রের একটি গুরুত্বপূর্ণ কিন্তু কম আলোচিত অংশ: UnifiedBus।

৬.১ ব্যাবিলনের টাওয়ার সমস্যা

বর্তমান ডেটাসেন্টার ইন্টারকানেক্ট একটি তালি দেওয়া কাপড়:

• চিপ-টু-চিপের জন্য PCIe
• GPU মেমোরি পুলিং-এর জন্য NVLink/CXL
• সার্ভার-টু-সার্ভারের জন্য InfiniBand/RoCE
• ব্যবস্থাপনার জন্য ইথারনেট

প্রতিটি অনুবাদ কাঁচা তারের বিলম্বের উপর ৫০০–১০০০× ওভারহেড যোগ করে।

৬.২ একটি স্ট্যাক

UnifiedBus অন-চিপ বাস থেকে ইন্টার-র্যাক অপটিক্যাল লিঙ্ক পর্যন্ত বিস্তৃত একটি একক প্রোটোকল দিয়ে তালি দেওয়া কাপড় প্রতিস্থাপন করে:

বৈশিষ্ট্য	প্রচলিত	UnifiedBus
প্রোটোকল স্ট্যাক	একাধিক (PCIe + NVLink + IB + Eth)	একক ইউনিফাইড স্ট্যাক
মেমোরি মডেল	DMA-ভিত্তিক, ড্রাইভার-মধ্যস্থ	নেটিভ মেমোরি সেমান্টিক্স
লেটেন্সি (র্যাক-টু-র্যাক)	~10–50 μs	~1–5 μs
ভৌত পৌঁছানো	কপার: ~2m	অপটিক্যাল: 100–200m
রিসোর্স মডেল	নির্দিষ্ট বরাদ্দ	পূর্ণ পুলাইজেশন
ফেইলওভার	সেকেন্ড	সাব-সেকেন্ড

graph LR
    subgraph Traditional["প্রচলিত বহু-প্রোটোকল স্ট্যাক"]
        direction TB
        APP1["অ্যাপ্লিকেশন"]
        DRV1["ড্রাইভার"]
        PCIe["PCIe স্তর"]
        NVLink["NVLink স্তর"]
        IB["InfiniBand"]
        ETH["ইথারনেট"]
        APP1 --> DRV1 --> PCIe
        DRV1 --> NVLink
        DRV1 --> IB
        DRV1 --> ETH
    end

    subgraph UB["UnifiedBus একক স্ট্যাক"]
        direction TB
        APP2["অ্যাপ্লিকেশন"]
        UBL["UnifiedBus স্তর"]
        PHY["ইউনিভার্সাল ফিজিক্যাল লেয়ার
(কপার + অপটিক্যাল)"]
        APP2 --> UBL --> PHY
    end

    style Traditional fill:#ffebee
    style UB fill:#e8f5e9

মার্চ ২০২৫ থেকে UnifiedBus 1.0-এ ৩০০+ Atlas 900 সুপার নোড শিপ করা হয়েছে। UnifiedBus 2.0 স্পেসিফিকেশন ওপেন-সোর্স করা হয়েছে।

---

৭. বাজার প্রভাব

৭.১ স্টক মুভমেন্ট (২৬ মে, ২০২৬)

কোম্পানি	পরিবর্তন
SMIC	+17–19%
Hua Hong Semiconductor	+20%
JCET	+12%
Naura Technology	+15%
Nvidia	-2.3%

৭.২ বিশ্লেষকরা কী বলছেন

Futurum Group (আশাবাদী):

“টাউ স্কেলিং সূত্র এবং LogicFolding চীনের নিজস্ব শর্তে সেমিকন্ডাক্টর অগ্রগতি পুনঃসংজ্ঞায়িত করার সবচেয়ে উচ্চাকাঙ্ক্ষী প্রচেষ্টা।”

Omdia / The Register (সংশয়বাদী):

“হুয়াওয়ের দাবি যুগান্তকারীর চেয়ে ব্র্যান্ডিং বেশি। LogicFolding একটি ডিজাইন উদ্ভাবন, কিন্তু নির্দিষ্ট পারফরম্যান্সে চিপ তৈরি করা এবং গ্রহণযোগ্য ইল্ডে লাখ লাখ তৈরি করা ভিন্ন সমস্যা।”

虎嗅 / Huxiu (ভারসাম্যপূর্ণ):

“টাউ সূত্র আকাশ থেকে পড়েনি। Nvidia থেকে TSMC, AMD থেকে SK Hynix — পুরো শিল্প এক দশক ধরে এই দিক অন্বেষণ করছে। হুয়াওয়ের অবদান এই অন্বেষণকে একটি স্পষ্ট কাঠামোয় রূপ দেওয়া — চীনা কোম্পানি থেকে প্রথম এমন পদ্ধতিগত নীতি।”

৭.৩ প্রতিযোগিতামূলক দৃশ্যপট

quadrantChart
    title AI চিপ প্রতিযোগিতামূলক দৃশ্যপট (2026)
    x-axis নিম্ন ইকোসিস্টেম পরিপক্বতা --> উচ্চ ইকোসিস্টেম পরিপক্বতা
    y-axis নিম্ন কাঁচা পারফরম্যান্স --> উচ্চ কাঁচা পারফরম্যান্স
    quadrant-1 বিশেষ খেলোয়াড়
    quadrant-2 বাজার নেতা
    quadrant-3 উদীয়মান প্রতিযোগী
    quadrant-4 পারফরম্যান্স বিশেষজ্ঞ
    "Nvidia H100/B200": [0.95, 0.95]
    "Nvidia H20": [0.90, 0.30]
    "Huawei Ascend 910C": [0.35, 0.75]
    "Huawei Ascend 910D": [0.40, 0.90]
    "AMD MI300X": [0.70, 0.85]
    "Intel Gaudi 3": [0.60, 0.70]
    "Google TPU v5": [0.55, 0.80]
    "Amazon Trainium2": [0.50, 0.65]

---

৮. DeepSeek সংযোগ

DeepSeek — চীনা AI ল্যাব যার R1 এবং V3 মডেল বৈশ্বিক LLM অর্থনীতিকে নাড়া দিয়েছে — হুয়াওয়ের CloudMatrix-এ উল্লেখযোগ্য ইনফারেন্স ক্ষমতা চালায়।

৮.১ ইনফারেন্স অর্থনীতি

মেট্রিক	Ascend 910C-এ DeepSeek	Nvidia H800-এ DeepSeek
ইনফারেন্স খরচ (V3)	~1 CNY / 1M টোকেন	~7 CNY / 1M টোকেন
ইনফারেন্স খরচ (R1)	~4 CNY / 1M টোকেন	~20+ CNY / 1M টোকেন
প্রিফিল দক্ষতা	4.45 tok/s/TFLOPS	3.96 tok/s/TFLOPS
ডিকোড দক্ষতা	1.29 tok/s/TFLOPS	1.17 tok/s/TFLOPS

ইনফারেন্সের জন্য ১০× খরচ সুবিধা। যখন সফটওয়্যার হার্ডওয়্যারের জন্য কো-অপ্টিমাইজড হয় — CANN, CUNN কার্নেল, কাস্টম অপারেটর — কার্যকরী ব্যবধান নাটকীয়ভাবে সংকুচিত হয়।

৮.২ ফুল-স্ট্যাক সমন্বয়

flowchart LR
    subgraph HW["হুয়াওয়ে হার্ডওয়্যার স্ট্যাক"]
        A["Ascend 910C/910D
NPU"]
        B["CloudMatrix 384
সুপার নোড"]
        C["UnifiedBus
ইন্টারকানেক্ট"]
    end

    subgraph SW["সফটওয়্যার স্ট্যাক"]
        D["CANN / CUNN
CUDA বিকল্প"]
        E["MindSpore / PyTorch
ফ্রেমওয়ার্ক"]
        F["DeepSeek R1/V3
অপ্টিমাইজড মডেল"]
    end

    subgraph Market["বাজার প্রভাব"]
        G["1 CNY / 1M টোকেন
V3 ইনফারেন্স"]
        H["90% খরচ হ্রাস
বনাম Nvidia ক্লাউড"]
        I["20,000+ ডেভেলপার
ইকোসিস্টেমে"]
    end

    A --> B --> C
    D --> E --> F
    HW --> SW --> Market

    style HW fill:#e3f2fd
    style SW fill:#e8f5e9
    style Market fill:#fff3e0

---

৯. সমালোচনামূলক মূল্যায়ন: কী বাস্তব, কী প্রক্ষেপণ

দাবি	প্রমাণের অবস্থা	মূল্যায়ন
τ সূত্র কাঠামো	IEEE ISCAS-এ প্রকাশিত	পিয়ার-রিভিউ করা; শক্ত ভিত্তি
৩৮১টি চিপ ব্যাপক উৎপাদিত	হুয়াওয়ে প্রকাশ	বিশ্বাসযোগ্য; একাধিক পণ্য লাইন
LogicFolding 53.5% ঘনত্ব লাভ	Kirin 2026 ডেটা	অযাচাইকৃত; শরৎ 2026 লঞ্চ যাচাই করবে
2031 সালের মধ্যে 1.4nm-সমতুল্য	প্রক্ষেপণ	উচ্চাকাঙ্ক্ষী; বহু-স্তর ফোল্ডিং-এর উপর নির্ভরশীল
Ascend 910C H100-এর 80%	স্বাধীন অনুমান	বিশ্লেষক ঐকমত্য; DeepSeek দ্বারা যাচাইকৃত
CloudMatrix দক্ষতা > H100	প্রকাশিত বেঞ্চমার্ক	MoE ইনফারেন্সের জন্য প্রতিযোগিতামূলক; প্রশিক্ষণের ব্যবধান রয়ে গেছে

মূল ঝুঁকি

1. উৎপাদন: SMIC 7nm ইল্ড (40–50%) TSMC (>80%)-এর অনেক নিচে। EUV ছাড়া 7nm-এর নিচে যাওয়া নৃশংস অর্থনীতি।

2. মেমোরি বাধা: নিষেধাজ্ঞার অধীনে HBM3/HBM3e উৎস করা প্রায় অসম্ভব। CXMT দেশীয় HBM এখনো প্রাথমিক পর্যায়ে।

3. ইকোসিস্টেম ব্যবধান: CANN/CUNN কার্যকরী। CUDA নয়। “এক-লাইন ইম্পোর্ট” মাইগ্রেশন প্রতিশ্রুতি জটিল মডেলের জন্য আশাবাদী।

4. ডাই এরিয়া: Ascend 910C চিপ এরিয়া H100-এর চেয়ে ~60% বড়। আর্কিটেকচার প্রতি ট্রানজিস্টরে কম দক্ষ।

5. বাজার অ্যাক্সেস: US নিষেধাজ্ঞা Ascend-কে চীন + বন্ধুত্বপূর্ণ বাজারে (মধ্যপ্রাচ্য, রাশিয়া, SE এশিয়ার অংশ) সীমাবদ্ধ করে।

---

১০. এটি কোথায় যাচ্ছে: ২০৩০ পর্যন্ত পাঁচটি দৃশ্যপট

1. অভিসরণ (Convergence): হুয়াওয়ে দেশীয় EUV বা নিষেধাজ্ঞা শিথিলের মাধ্যমে ধরে ফেলে। ব্যবধান <1 প্রজন্মে নেমে আসে।

2. স্থায়ী দ্বিখণ্ডন (Sustained Bifurcation): দুটি সমান্তরাল ইকোসিস্টেম। চীন দেশীয় + বেল্ট অ্যান্ড রোডে আধিপত্য বিস্তার করে। পশ্চিম প্রিমিয়াম বৈশ্বিক বাজার ধরে রাখে।

3. পশ্চিমা এগিয়ে যাওয়া (Western Pull-Ahead): TSMC GAA/CFET সহ 1nm-এ পৌঁছায়। আর্কিটেকচার ক্ষতিপূরণ দিতে পারে না। হুয়াওয়ে 3+ প্রজন্ম পিছিয়ে পড়ে।

4. দৃষ্টান্ত পরিবর্তন (Paradigm Shift): τ সূত্র নীতি শিল্প-ব্যাপী গ্রহণ পায়। আর্কিটেকচারাল উদ্ভাবন প্রাথমিক লিভার হয়। প্রসেস নোড কম গুরুত্বপূর্ণ হয়।

5. পূর্ণ বিচ্ছিন্নকরণ (Full Decoupling): সম্পূর্ণ বিভাজন। চীন ৫–১০ বছরের বিলম্বের মূল্যে স্বয়ংসম্পূর্ণতা অর্জন করে। বৈশ্বিক উদ্ভাবন ধীর হয়।

---

১১. একজন নিয়ম-নির্ধারক, অনুসারী নয়

τ সূত্র একটি টেকনিক্যাল পেপারের চেয়ে বেশি:

• বৈজ্ঞানিক অবদান: পোস্ট-মুর অপ্টিমাইজেশনের জন্য পিয়ার-রিভিউ করা কাঠামো
• ইঞ্জিনিয়ারিং কৌশল: এর নীতির অধীনে ইতিমধ্যে ৩৮১টি বাণিজ্যিক চিপ উৎপাদিত
• ভূরাজনৈতিক সংকেত: US নিষেধাজ্ঞা চীনা সেমিকন্ডাক্টর উদ্ভাবনকে পঙ্গু না করে অনুঘটক (catalyst) করেছে
• শিল্প আমন্ত্রণ: UnifiedBus 2.0 ওপেন-সোর্স করা হয়েছে

Ascend 910C — H100-এর ~80% পারফরম্যান্স ~10% খরচে — প্রমাণ করে যে আর্কিটেকচারাল উদ্ভাবন প্রসেস নোড অসুবিধা ক্ষতিপূরণ করতে পারে। 910D ব্যবধান পুরোপুরি বন্ধ করার লক্ষ্য নিয়েছে।

আগামী পাঁচ বছরে আমরা যে উত্তর পাব তা নির্ধারণ করবে τ সূত্র ঐতিহাসিক গুরুত্বে মুরের সূত্রের প্রতিদ্বন্দ্বী হবে কিনা:

• SMIC কি 7nm-এ 70%+ ইল্ডে পৌঁছে 5nm-এ প্রবেশ করতে পারবে?
• Kirin 2026 কি এই শরতে LogicFolding সরবরাহ করবে?
• CANN কি CUDA-র সাথে ইকোসিস্টেম ব্যবধান বন্ধ করতে পারবে?
• 2031 সালের জন্য 1.4nm-সমতুল্য লক্ষ্য অর্জিত হবে?

একটি জিনিস ইতিমধ্যে স্পষ্ট: হুয়াওয়ে 追赶者 (অনুসারী) থেকে 规则制定者 (নিয়ম-নির্ধারক)-এ স্থানান্তরিত হয়েছে।

হি থিংবো ISCAS 2026-এ যেমন বলেছিলেন:

“আমরা বিশ্বাস করি উন্মুক্ততা এবং সহযোগিতা সেমিকন্ডাক্টর শিল্পের চলমান অগ্রগতি চালানোর চাবিকাঠি। কোনো একক কোম্পানি স্বাধীনভাবে সেমিকন্ডাক্টর বিবর্তনের পথে সব উত্তর খুঁজে পেতে পারে না।”

τ সূত্র হুয়াওয়ের উত্তর। বাকি শিল্প এখন সিদ্ধান্ত নেয় এই প্রশ্নের সাথে যুক্ত হবে কিনা।

---

পরিশিষ্ট A: মূল সূত্রসমূহ

সময় ধ্রুবক বিয়োজন

$$\tau_{\text{total}} = \sqrt{\tau_{\text{transistor}}^2 + \tau_{\text{circuit}}^2 + \tau_{\text{chip}}^2 + \tau_{\text{system}}^2}$$

সার্কিট-স্তরের τ:

$$\tau_{\text{circuit}} = R_{\text{wire}} \cdot C_{\text{total}} = \frac{\rho \cdot L}{A} \cdot \left(\epsilon_{\text{ox}} \cdot \frac{A}{t_{\text{ox}}} + C_{\text{parasitic}}\right)$$

LogicFolding $L$ (তারের দৈর্ঘ্য) ৫০–৯০% কমায়, সরাসরি $\tau_{\text{circuit}}$ হ্রাস করে।

ট্রানজিস্টর ঘনত্ব সমতা

$$\rho_{\text{effective}} = \rho_{\text{physical}} \times \left(1 + \sum_{i=1}^{n} f_i \cdot \eta_i\right)$$

Kirin 2026-এর জন্য ($n=2$, $f=0.55$, $\eta=0.95$):

$$\rho_{\text{effective}} = 155 \times (1 + 0.55 \times 0.95) \approx 238 \text{ MTr/mm}^2$$

AI প্রশিক্ষণ দক্ষতা

$$T_{\text{training}} \propto \frac{N_{\text{params}} \cdot D_{\text{tokens}}}{P_{\text{compute}} \cdot \eta_{\text{utilization}}}$$

হুয়াওয়ে $\eta_{\text{utilization}}$ লক্ষ্য করে — MoE-র জন্য CloudMatrix-এ >90% অর্জন, শিল্প গড় 40–60%।

---

পরিশিষ্ট B: শব্দকোষ

শব্দ	সংজ্ঞা
τ (টাউ)	সময় ধ্রুবক — একটি ইলেকট্রনিক সিস্টেমের মধ্য দিয়ে সিগনাল প্রবাহের বৈশিষ্ট্যগত সময়
LogicFolding	সিগনাল পথ সংক্ষিপ্ত করতে সার্কিট স্তর উল্লম্বভাবে স্তূপীকৃত করার 3D চিপ আর্কিটেকচার
UnifiedBus (灵衢)	PCIe/NVLink/InfiniBand প্রতিস্থাপনকারী ইউনিফাইড ডেটাসেন্টার ইন্টারকানেক্ট প্রোটোকল
CANN	Compute Architecture for Neural Networks — হুয়াওয়ের AI সফটওয়্যার স্ট্যাক
CUNN	Ascend-এ PyTorch মডেলের জন্য CUDA-to-CANN মাইগ্রেশন লেয়ার
CloudMatrix	Ascend NPU ব্যবহার করে হুয়াওয়ের AI সুপারকম্পিউটার আর্কিটেকচার
SMIC N+2	DUV লিথোগ্রাফি ব্যবহার করে SMIC-র 7nm-শ্রেণির প্রক্রিয়া
HBM	High Bandwidth Memory — AI অ্যাক্সিলারেটরের জন্য 3D-স্তূপীকৃত DRAM
MoE	Mixture of Experts — শর্তাধীন কম্পিউটেশন ব্যবহারকারী নিউরাল নেটওয়ার্ক আর্কিটেকচার
EUV	Extreme Ultraviolet লিথোগ্রাফি — সবচেয়ে উন্নত চিপ প্যাটার্নিং প্রযুক্তি

---

তথ্যসূত্র

1. He Tingbo, “A Time Scaling Theory for Multi-Layer Electronic Systems,” IEEE ISCAS 2026, Shanghai.
2. Huawei Official Newsroom, “Huawei Announces Tau (τ) Scaling Law,” May 25, 2026.
3. Xinhua News Agency, “Huawei Unveils New Chip Design Approach,” May 26, 2026.
4. DeepSeek / Huawei Cloud, “Serving Large Language Models on Huawei CloudMatrix384,” 2025.
5. Morgan Stanley Research, “SMIC Advanced Node Yield Analysis,” September 2025.
6. US Bureau of Industry and Security, “Export Control Guidance on PRC Advanced Computing ICs,” May 13, 2025.
7. Hot Chips 31, “Huawei Da Vinci Architecture Deep Dive,” 2019.
8. Wall Street Journal, “Huawei Tests Ascend 910D as Nvidia Alternative,” April 2025.
9. 21st Century Business Herald, “Huawei Tau Law Analysis,” May 25, 2026.
10. Futurum Group Research, “Does Huawei’s Tau Scaling Law Challenge Logic Leadership?” May 26, 2026.

---

IEEE প্রকাশনা, হুয়াওয়ে আনুষ্ঠানিক প্রকাশ, সিনহুয়া প্রতিবেদন, আর্থিক বিশ্লেষক গবেষণা, এবং প্রযুক্তিগত ডকুমেন্টেশন থেকে সংকলিত। পারফরম্যান্স পরিসংখ্যান সেরা উপলব্ধ অনুমান; প্রকৃত ফলাফল ডিপ্লয়মেন্ট অনুযায়ী পরিবর্তিত হয়।

সর্বশেষ আপডেট: ২৮ মে, ২০২৬