La loi Tau (τ) de Huawei : réécrire la course aux semi-conducteurs sans lithographie avancée

Date : 28 mai 2026 | Temps de lecture : ~25 min

Plaquette de semi-conducteur sous microscope

Résumé

Le 25 mai 2026, à la conférence IEEE ISCAS 2026 de Shanghai, He Tingbo — présidente de la branche semi-conducteurs de Huawei — a dévoilé la loi de mise à l’échelle Tau (τ). C’est la première fois qu’une entreprise chinoise propose un principe directeur pour l’industrie mondiale des semi-conducteurs.

La même semaine, l’Ascend 910C de Huawei — 800 TFLOPS FP16, soit environ 80 % du H100 de Nvidia — est en production de masse et alimente des déploiements IA à grande échelle. La prochaine Ascend 910D vise à surpasser purement et simplement le H100.

Deux choses simultanées : un nouveau cadre théorique, et des puces livrées en volume. C’est la réponse de Huawei aux sanctions américaines, sur deux fronts.

Cet article couvre :

Les fondements mathématiques de la loi τ
LogicFolding — architecture de puce 3D sans lithographie avancée
Ascend 910C/910D vs. Nvidia H100/H200, benchmarks
L’escalade de la guerre des puces entre les États-Unis et la Chine

1. La loi de Moore est en bout de course

Pendant 60 ans, la loi de Moore a gouverné l’industrie : le nombre de transistors double tous les 18 à 24 mois par miniaturisation géométrique.

Cette époque touche à sa fin. Trois murs :

1.1 Physique : l’effet tunnel quantique

En dessous de 3 nm, les grilles des transistors ne font plus que quelques dizaines d’atomes de silicium. Les électrons traversent les barrières isolantes par effet tunnel. Résultat : fuites incontrôlables, chaleur excessive, instabilité.

Le plancher dur se situe autour de 1,5 nm. Les transistors conventionnels cessent de fonctionner en dessous.

1.2 Économie : le mur de l’argent

Nœud	Investissement usine	Coût de conception par puce
28 nm	~6 G$	~50 M$
7 nm	~15 G$	~200 M$
3 nm	~20 G$	500 M$–1 G$
2 nm	~28 G$ (projeté)	>1 G$

Une seule usine 3 nm coûte près de 20 milliards de dollars. Un tape-out (premier lot de prototypes) dépasse les 100 millions. Seuls TSMC et Samsung peuvent se permettre la pointe. Le moteur économique qui rendait la loi de Moore auto-réalisatrice est en train de gripper.

1.3 Performance : rendements décroissants

Aux nœuds avancés, la puissance de fuite domine la puissance dynamique. Le coût par transistor a cessé de baisser. Les gains de performance par watt s’amenuisent à chaque réduction. L’industrie a besoin d’un nouveau paradigme.

2. La loi Tau (τ) : de l’espace au temps

2.1 Principe fondamental

La loi τ reformule le progrès des semi-conducteurs. Au lieu de la densité spatiale (transistors/mm²), elle optimise l’efficacité temporelle — le délai de propagation des signaux à travers toute la pile de calcul.

τ (tau) est la constante de temps en physique. Huawei propose de l’utiliser comme cible d’optimisation universelle pour l’ensemble de la hiérarchie.

2.2 Les mathématiques

\tau = f(\tau_{\text{transistor}}, \tau_{\text{circuit}}, \tau_{\text{puce}}, \tau_{\text{système}})

Où :

$\tau_{\text{transistor}}$ — Délai de commutation intrinsèque (picosecondes)
$\tau_{\text{circuit}}$ — Délai de propagation RC sur les chemins critiques
$\tau_{\text{puce}}$ — Latence d’accès mémoire et d’interconnexion sur puce
$\tau_{\text{système}}$ — Latence de passage de messages de bout en bout à travers le datacenter

Ce τ couvre environ 12 ordres de grandeur dans le temps (de la picoseconde à la seconde).

Mise à l’échelle générationnelle :

\tau_{n+1} = \frac{\tau_n}{\alpha}

Le facteur d’échelle α dépend de la charge de travail — il n’est pas universel :

Type de charge	α (facteur d’échelle annuel)
Mobile à consommation contrainte	~1,3×
Autonome critique pour la sécurité	~1,5×
Entraînement et inférence IA	~10×

Pour l’IA — où le débit égale le chiffre d’affaires — la loi τ permet une amélioration annuelle de 10×. Bien au-delà de ce que la géométrie seule pourrait offrir.

2.3 Pourquoi τ fonctionne comme métrique unifiée

Extrait de l’article ISCAS de He Tingbo, « A Time Scaling Theory for Multi-Layer Electronic Systems » (Une théorie de mise à l’échelle temporelle pour les systèmes électroniques multicouches) :

« Fréquence, latence, bande passante et débit — à chaque niveau, ces grandeurs sont gouvernées par τ. Les techniciens de procédé, les concepteurs de circuits et les architectes système peuvent discuter de la même grandeur avec les mêmes unités. »

Une métrique sur quatre couches. C’est la clé. Jusqu’ici, chaque discipline optimisait des métriques locales qui ne se composaient pas entre elles.

2.4 La pile de co-optimisation à quatre couches

flowchart TB
    subgraph System["Couche Système"]
        direction TB
        UB["UnifiedBus 灵衢总线<br/>Adressage mémoire unifié<br/>Sémantique mémoire native"]
        NET["Interconnexion optique Hi-ONE<br/>Portée 100–200 m<br/>Réduction latence ~500×"]
    end

    subgraph Chip["Couche Puce"]
        direction TB
        SW["Co-conception<br/>Logiciel-Architecture-Silicium"]
        ARCH["Pipeline piloté par la charge<br/>Contrôle fin du flux de données"]
    end

    subgraph Circuit["Couche Circuit"]
        direction TB
        LF["LogicFolding<br/>Intégration verticale 3D"]
        RC["Optimisation RC<br/>Diélectriques à faible κ"]
    end

    subgraph Device["Couche Dispositif"]
        direction TB
        TR["Ingénierie des transistors<br/>GAA / Contrainte / Grille métal high-κ"]
        PAR["Réduction R et C parasites<br/>Optimisation des interconnexions"]
    end

    Device --> Circuit --> Chip --> System

    style System fill:#e1f5fe
    style Chip fill:#f3e5f5
    style Circuit fill:#e8f5e9
    style Device fill:#fff3e0

Couche	Cible d’optimisation	Techniques clés
Dispositif	Minimiser τ_transistor	Amélioration de la mobilité, ingénierie de contrainte, GAA, réduction R/C parasites
Circuit	Minimiser le délai RC	LogicFolding (empilement 3D), diélectriques low-κ, câblage critique plus court
Puce	Minimiser τ calcul + mémoire	Co-conception logiciel-architecture-silicium, pipeline piloté par la charge
Système	Minimiser τ message de bout en bout	UnifiedBus (灵衢), interconnexions optiques, adressage mémoire unifié

3. LogicFolding : la 3D sans EUV

3.1 De la banlieue pavillonnaire aux gratte-ciel

LogicFolding est le joyau de la couronne. Il transforme la façon dont les circuits sont agencés.

2D traditionnel : tous les composants sur un plan. Les signaux parcourent de longues distances latérales. Congestion sur les chemins critiques. Énergie gaspillée à déplacer les données à travers la puce.

LogicFolding : empile les circuits planaires verticalement. Comme remplacer une banlieue de plain-pied par une tour avec ascenseurs express. Les signaux parcourent des distances plus courtes. Charges résistives et capacitives réduites. τ plus rapide.

graph LR
    subgraph Traditional["Agencement 2D traditionnel"]
        direction LR
        A["Bloc A<br/>(haut-gauche)"] ---|"Fil long<br/>R élevé, C élevé<br/>τ lent"| B["Bloc B<br/>(bas-droite)"]
    end

    subgraph LogicFolding["Agencement 3D LogicFolding"]
        direction TB
        A2["Bloc A<br/>(Couche 1)"]
        B2["Bloc B<br/>(Couche 2)"]
        A2 -.->|"Via court<br/>R faible, C faible<br/>τ rapide"| B2
    end

    style Traditional fill:#ffebee
    style LogicFolding fill:#e8f5e9

3.2 Kirin 2026 : première preuve

Huawei a démontré LogicFolding dans le prochain processeur mobile Kirin 2026 :

Métrique	Kirin 2025 (2D)	Kirin 2026 (LogicFolding)	Amélioration
Densité de transistors	155 MTr/mm²	238 MTr/mm²	+53,5 %
Fréquence cœur perf.	~2,6 GHz	3,1 GHz	+19 %
Efficacité énergétique	Référence	+41 %	+41 %
Procédé	SMIC 7 nm	SMIC 7 nm (même nœud)	—

Même usine. Même nœud. Gain de densité de 53,5 %. C’est trois ans d’échelle géométrique traditionnelle en une seule étape — obtenus par la seule architecture.

3.3 Feuille de route Kirin jusqu’en 2031

timeline
    title Feuille de route Kirin sous la loi τ
    2026 (Automne) : Kirin 2026 lance LogicFolding : 3,10 GHz, 238 MTr/mm² : Premier empilement 2 couches
    2027 : Kirin 2027 : 3,39 GHz, empilement amélioré
    2028 : Kirin 2028 : 3,71 GHz, empilement multicouche
    2029 : Kirin 2029 : >4,00 GHz, 3D à pleine échelle
    2031 : Cible : densité équivalente 1,4 nm : ~600+ MTr/mm² projeté

D’ici 2031, Huawei projette une densité équivalente à un procédé 1,4 nm — obtenue par innovation architecturale, pas par rétrécissement lithographique.

4. Ascend 910C/910D vs. Nvidia H100

La loi τ, c’est le temps long. L’offensive à court terme est déjà livrée.

4.1 Spécifications

Spécification	Ascend 910C	Nvidia H100 SXM	Nvidia H20 (Chine)
Nœud	SMIC 7 nm N+2	TSMC 4N (5 nm)	TSMC 4N (5 nm)
Transistors	53 milliards	~80 milliards	~80 milliards
Architecture	Da Vinci (double puce)	Hopper	Hopper
FP16/BF16	~752 TFLOPS	989 TFLOPS	296 TFLOPS
FP8	1 504 TFLOPS	1 979 TFLOPS	592 TFLOPS
INT8	1 504 TOPS	3 958 TOPS	592 TOPS
Mémoire	128 Go HBM2e	80 Go HBM3	96 Go HBM3
Bande passante mémoire	3,2 To/s	3,35 To/s	4,0 To/s
TDP	~310–500 W	700 W	400 W
Interconnexion	HCCS (392 Go/s)	NVLink 4 (900 Go/s)	NVLink 4 (900 Go/s)
vs. H100	~76–81 %	100 % (référence)	~30 %
Surface logique puce	~1,6× H100	Référence	Référence
Contenu national	>90 %	N/A	N/A
Prix unitaire (est.)	~2 500–3 000 $	~25 000–30 000 $	~12 000–15 000 $

4.2 Là où la 910C gagne, là où elle peine

Elle gagne sur :

128 Go de mémoire contre 80 Go pour le H100 — crucial pour l’inférence de grands modèles
Coût : environ 10× moins cher
Co-optimisation logiciel-matériel : le framework CANN + les super-nœuds CloudMatrix poussent l’efficacité d’inférence au-delà des spécifications brutes

Elle peine sur :

Efficacité architecturale : surface de puce logique ~60 % plus grande que le H100 pour des performances similaires
Bande passante mémoire : légèrement en retrait (3,2 contre 3,35 To/s) — goulot d’étranglement pour l’entraînement
Écosystème : CANN/CUNN vs. CUDA — écart significatif en outillage et bibliothèques
Charges d’entraînement : moins optimisé pour l’entraînement soutenu

4.3 CloudMatrix 384 : le super-nœud

graph TB
    subgraph CM["Super-nœud CloudMatrix 384"]
        direction TB
        subgraph NPUs["Couche calcul (384× Ascend 910C)"]
            NPU1["NPU 1"]
            NPU2["NPU 2"]
            NPU3["..."]
            NPU4["NPU 384"]
        end

        subgraph Network["Architecture réseau trois plans"]
            UB["Plan UB<br/>Scale-Up tous-à-tous<br/>392 Go/s par NPU"]
            RDMA["Plan RDMA<br/>Scale-Out RoCE<br/>200 Gbit/s par NPU"]
            VPC["Plan VPC<br/>Gestion & Stockage"]
        end

        subgraph CPU["Couche CPU Kunpeng"]
            CPU1["Kunpeng 920"]
        end
    end

    NPUs --> UB
    NPUs --> RDMA
    NPUs --> VPC
    CPU1 --> UB

    style CM fill:#e3f2fd
    style Network fill:#f1f8e9

CloudMatrix 384 — 384 NPU Ascend 910C — délivre :

Débit de préremplissage (prefill throughput) : 6 688 tokens/s par NPU
Débit de décodage (decode throughput) : 1 943 tokens/s par NPU (<50 ms TPOT)
Efficacité de calcul : 4,45 tok/s/TFLOPS en préremplissage, 1,29 tok/s/TFLOPS en décodage

Ces chiffres d’efficacité dépassent les déploiements H100 optimisés (3,75 et 1,10). La co-optimisation full-stack (pile complète) à l’œuvre.

4.4 Ascend 910D : viser la tête

Spécification	Ascend 910D (projeté)	Nvidia H100	Nvidia B200
Procédé	SMIC 7 nm N+2 (amélioré)	TSMC 5 nm	TSMC 4 nm
FP16	1 000+ TFLOPS	989 TFLOPS	~2 250 TFLOPS
Mémoire	192 Go HBM3	80 Go HBM3	192 Go HBM3e
TDP	~350–450 W	700 W	1 000 W
Objectif	Dépasser le H100	Référence	Génération suivante

La 910D est en phase d’échantillonnage chez ByteDance, Baidu, Alibaba et China Mobile. Production de masse prévue fin 2025.

Racks de serveurs IA dans un datacenter

5. La couche géopolitique : sanctions contre résilience

5.1 Chronologie de l’escalade

timeline
    title Chronologie des sanctions américaines sur les puces
    2019 : Huawei ajouté à la Liste d'entités : Début de la coupure TSMC
    2020 : SMIC ajouté à la Liste d'entités : Équipements EUV bloqués
    2022 : CHIPS Act adopté : Contrôles à l'exportation du 7 octobre
    2023 : Japon/Pays-Bas rejoignent les restrictions : Davantage d'équipements bloqués
    2024 : Puces H20/A800 pour la Chine interdites : Nvidia perd 5,5 G$
    2025 Jan : Règle de diffusion IA de Biden (révoquée en mai)
    2025 Mai 13 : BIS met en garde contre l'utilisation des puces Ascend « partout » : Menace de sanctions pénales

Le 13 mai 2025, le BIS (Bureau of Industry and Security, l’agence américaine de contrôle des exportations) a émis une directive sans précédent :

« L’utilisation des processeurs Ascend de Huawei (910B, 910C, 910D) n’importe où dans le monde sans licence constitue une violation des contrôles à l’exportation américains. »

Juridiction extraterritoriale sur toute utilisation des puces IA de Huawei à l’échelle mondiale.

5.2 La chaîne d’approvisionnement de Huawei à l’épreuve des sanctions

Composant	Fournisseur national	Statut
Conception puce	Huawei HiSilicon	100 %
Fonderie (7 nm)	SMIC	Production active
Packaging avancé	JCET / Tongfu Micro	>80 %
Mémoire HBM	CXMT / YMTC (HBM2e)	En développement
Outils EDA	Huawei + EDA national	~40 %
Résine photosensible	JSR Chine / national	En maturation
Framework IA	CANN / MindSpore	Alternative fonctionnelle à CUDA

Chiffres clés :

Plus de 90 % de localisation des composants pour l’Ascend 910C
381 puces conçues sous les principes τ en 6 ans
Rendements SMIC 7 nm N+2 : ~20 % (2024) → 40–50 % (2025)
Production mensuelle : ~2 600 plaquettes pour Ascend

5.3 Cartographie des parties prenantes

graph TB
    subgraph US["États-Unis"]
        BIS["BIS / Département du Commerce"]
        Nvidia["Nvidia"]
        AMD["AMD"]
        Intel["Intel"]
    end

    subgraph China["Chine"]
        Huawei["Huawei / HiSilicon"]
        SMIC["SMIC"]
        CXMT["CXMT / YMTC"]
        DeepSeek["DeepSeek / ByteDance / Baidu"]
    end

    subgraph Allies["Alliés des États-Unis"]
        TSMC["TSMC (Taïwan)"]
        ASML["ASML (Pays-Bas)"]
        Samsung["Samsung (Corée)"]
        Tokyo["Tokyo Electron (Japon)"]
    end

    BIS -->|"Contrôles à l'exportation"| Huawei
    BIS -->|"Interdictions d'équipement"| SMIC
    Nvidia -->|"H100/H200/B200"| TSMC
    Huawei -->|"Commandes de puces"| SMIC
    SMIC -->|"Production 7 nm"| Huawei
    DeepSeek -->|"Demande d'inférence IA"| Huawei
    ASML -->|"Équipements EUV"| TSMC
    ASML -.->|"Bloqué"| SMIC
    TSMC -.->|"Coupé"| Huawei

    style Huawei fill:#ffebee
    style SMIC fill:#fff3e0
    style BIS fill:#e3f2fd

6. UnifiedBus (灵衢) : un protocole unique pour le datacenter

Un élément critique mais peu discuté de la loi τ : UnifiedBus.

6.1 Le problème de la tour de Babel

Les interconnexions actuelles des datacenters forment un patchwork :

PCIe pour puce à puce
NVLink/CXL pour le pooling mémoire GPU
InfiniBand/RoCE pour serveur à serveur
Ethernet pour la gestion

Chaque traduction ajoute un surcoût de 500 à 1 000× par rapport au délai brut du câble.

6.2 Une pile unique

UnifiedBus remplace le patchwork par un protocole unique couvrant des bus sur puce jusqu’aux liaisons optiques inter-racks :

Caractéristique	Traditionnel	UnifiedBus
Pile protocolaire	Multiple (PCIe + NVLink + IB + Eth)	Pile unique unifiée
Modèle mémoire	Basé DMA, intermédié par pilote	Sémantique mémoire native
Latence (rack à rack)	~10–50 µs	~1–5 µs
Portée physique	Cuivre : ~2 m	Optique : 100–200 m
Modèle de ressources	Allocation fixe	Mise en pool totale
Basculement	Secondes	Infra-seconde

graph LR
    subgraph Traditional["Pile multi-protocole traditionnelle"]
        direction TB
        APP1["Application"]
        DRV1["Pilotes"]
        PCIe["Couche PCIe"]
        NVLink["Couche NVLink"]
        IB["InfiniBand"]
        ETH["Ethernet"]
        APP1 --> DRV1 --> PCIe
        DRV1 --> NVLink
        DRV1 --> IB
        DRV1 --> ETH
    end

    subgraph UB["Pile unique UnifiedBus"]
        direction TB
        APP2["Application"]
        UBL["Couche UnifiedBus"]
        PHY["Couche physique universelle<br/>(Cuivre + Optique)"]
        APP2 --> UBL --> PHY
    end

    style Traditional fill:#ffebee
    style UB fill:#e8f5e9

Plus de 300 super-nœuds Atlas 900 livrés sur UnifiedBus 1.0 depuis mars 2025. La spécification UnifiedBus 2.0 est open source.

7. Impact sur le marché

7.1 Mouvements boursiers (26 mai 2026)

Entreprise	Variation
SMIC	+17–19 %
Hua Hong Semiconductor	+20 %
JCET	+12 %
Naura Technology	+15 %
Nvidia	-2,3 %

7.2 Ce que disent les analystes

Futurum Group (optimiste) :

« La loi de mise à l’échelle Tau et LogicFolding marquent la tentative la plus ambitieuse de la Chine à ce jour pour redéfinir le progrès des semi-conducteurs selon ses propres termes. »

Omdia / The Register (sceptique) :

« Les affirmations de Huawei relèvent plus du marketing que de la percée. LogicFolding est une innovation de conception, mais fabriquer des puces qui atteignent un certain niveau de performance et en produire des millions avec un rendement acceptable sont deux problèmes différents. »

虎嗅 / Huxiu (équilibré) :

« La loi Tau n’est pas apparue de nulle part (凭空出现). De Nvidia à TSMC, d’AMD à SK Hynix, toute l’industrie explore cette direction depuis une décennie. La contribution de Huawei est d’avoir formalisé cette exploration en un cadre clair — le premier principe systématique de ce type émanant d’une entreprise chinoise. »

7.3 Paysage concurrentiel

quadrantChart
    title Paysage concurrentiel des puces IA (2026)
    x-axis Faible maturité d'écosystème --> Forte maturité d'écosystème
    y-axis Faible performance brute --> Forte performance brute
    quadrant-1 Acteurs de niche
    quadrant-2 Leaders du marché
    quadrant-3 Challengers émergents
    quadrant-4 Spécialistes de la performance
    "Nvidia H100/B200": [0.95, 0.95]
    "Nvidia H20": [0.90, 0.30]
    "Huawei Ascend 910C": [0.35, 0.75]
    "Huawei Ascend 910D": [0.40, 0.90]
    "AMD MI300X": [0.70, 0.85]
    "Intel Gaudi 3": [0.60, 0.70]
    "Google TPU v5": [0.55, 0.80]
    "Amazon Trainium2": [0.50, 0.65]

8. La connexion DeepSeek

DeepSeek — le laboratoire IA chinois dont les modèles R1 et V3 ont bouleversé l’économie des LLM mondiaux — fait tourner une capacité d’inférence significative sur CloudMatrix de Huawei.

8.1 Économie de l’inférence

Métrique	DeepSeek sur Ascend 910C	DeepSeek sur Nvidia H800
Coût d’inférence (V3)	~1 CNY / 1M tokens	~7 CNY / 1M tokens
Coût d’inférence (R1)	~4 CNY / 1M tokens	~20+ CNY / 1M tokens
Efficacité préremplissage	4,45 tok/s/TFLOPS	3,96 tok/s/TFLOPS
Efficacité décodage	1,29 tok/s/TFLOPS	1,17 tok/s/TFLOPS

Avantage de coût de 10× pour l’inférence. Quand le logiciel est co-optimisé pour le matériel — CANN, noyaux CUNN, opérateurs personnalisés — l’écart effectif se réduit considérablement.

8.2 Synergie full-stack

flowchart LR
    subgraph HW["Pile matérielle Huawei"]
        A["Ascend 910C/910D<br/>NPU"]
        B["CloudMatrix 384<br/>Super-nœud"]
        C["UnifiedBus<br/>Interconnexion"]
    end

    subgraph SW["Pile logicielle"]
        D["CANN / CUNN<br/>Alternative CUDA"]
        E["MindSpore / PyTorch<br/>Framework"]
        F["DeepSeek R1/V3<br/>Modèles optimisés"]
    end

    subgraph Market["Impact marché"]
        G["1 CNY / 1M tokens<br/>Inférence V3"]
        H["Réduction de coût 90 %<br/>vs. cloud Nvidia"]
        I["20 000+ développeurs<br/>dans l'écosystème"]
    end

    A --> B --> C
    D --> E --> F
    HW --> SW --> Market

    style HW fill:#e3f2fd
    style SW fill:#e8f5e9
    style Market fill:#fff3e0

9. Évaluation critique : ce qui est réel, ce qui est projeté

Affirmation	Niveau de preuve	Évaluation
Cadre de la loi τ	Publié à IEEE ISCAS	Évalué par les pairs ; fondation solide
381 puces produites en masse	Divulgation Huawei	Plausible ; multiples gammes de produits
LogicFolding +53,5 % de densité	Données Kirin 2026	Non vérifié ; le lancement automne 2026 validera
Équivalent 1,4 nm d’ici 2031	Projection	Ambitieux ; dépend de l’empilement multicouche
Ascend 910C à 80 % du H100	Estimations indépendantes	Consensus analystes ; validé par DeepSeek
Efficacité CloudMatrix > H100	Benchmarks publiés	Compétitif pour l’inférence MoE ; écart d’entraînement persiste

Risques clés

Fabrication : les rendements du 7 nm de SMIC (40–50 %) sont bien inférieurs à ceux de TSMC (>80 %). Sans EUV, descendre sous 7 nm est économiquement brutal.
Goulot mémoire : HBM3/HBM3e quasi impossible à sourcer sous sanctions. La HBM nationale de CXMT est encore à un stade précoce.
Écart d’écosystème : CANN/CUNN est fonctionnel. Ce n’est pas CUDA. La promesse de migration « un seul import » est optimiste pour les modèles complexes.
Surface de puce : la surface de l’Ascend 910C est ~60 % plus grande que le H100. L’architecture est moins efficace par transistor.
Accès au marché : les sanctions américaines limitent Ascend à la Chine et aux marchés amis (Moyen-Orient, Russie, certaines parties de l’Asie du Sud-Est).

10. Où cela mène : cinq scénarios jusqu’en 2030

Convergence : Huawei rattrape son retard grâce à un EUV national ou un assouplissement des sanctions. L’écart se réduit à moins d’une génération.
Bifurcation durable : deux écosystèmes parallèles. La Chine domine le marché intérieur + les Nouvelles Routes de la Soie. L’Occident conserve le marché mondial premium.
Avance occidentale : TSMC atteint 1 nm avec GAA/CFET. L’architecture ne peut pas compenser. Huawei accuse 3 générations de retard ou plus.
Changement de paradigme : les principes de la loi τ sont adoptés par toute l’industrie. L’innovation architecturale devient le levier principal. Le nœud de procédé compte moins.
Découplage total : rupture complète. La Chine atteint l’autosuffisance au prix d’un retard de 5 à 10 ans. L’innovation mondiale ralentit.

11. Un faiseur de règles, pas un suiveur

La loi τ est plus qu’un article technique :

Contribution scientifique : cadre évalué par les pairs pour l’optimisation post-Moore
Stratégie d’ingénierie : 381 puces commerciales déjà produites selon ses principes
Signal géopolitique : les sanctions américaines ont catalysé plutôt que paralysé l’innovation chinoise dans les semi-conducteurs
Invitation à l’industrie : UnifiedBus 2.0 est open source

L’Ascend 910C — ~80 % des performances du H100 pour ~10 % du coût — prouve que l’ingéniosité architecturale peut compenser le désavantage de nœud de procédé. La 910D vise à combler entièrement l’écart.

Les réponses que nous obtiendrons dans les cinq prochaines années détermineront si la loi τ rivalise avec la loi de Moore en importance historique :

SMIC peut-il atteindre 70 %+ de rendement en 7 nm et pousser vers le 5 nm ?
Le Kirin 2026 tiendra-t-il ses promesses sur LogicFolding cet automne ?
CANN peut-il combler l’écart d’écosystème avec CUDA ?
La cible d’équivalent 1,4 nm pour 2031 sera-t-elle atteinte ?

Une chose est déjà claire : Huawei est passé du statut de 追赶者 (suiveur) à celui de 规则制定者 (faiseur de règles).

Comme l’a dit He Tingbo à l’ISCAS 2026 :

« Nous croyons que l’ouverture et la collaboration sont essentielles pour stimuler le progrès continu dans l’industrie des semi-conducteurs. Aucune entreprise ne peut trouver seule toutes les réponses sur le chemin de l’évolution des semi-conducteurs. »

La loi τ est la réponse de Huawei. Le reste de l’industrie doit maintenant décider s’il veut s’engager avec la question.

Annexe A : Formules clés

Décomposition de la constante de temps

\tau_{\text{total}} = \sqrt{\tau_{\text{transistor}}^2 + \tau_{\text{circuit}}^2 + \tau_{\text{puce}}^2 + \tau_{\text{système}}^2}

τ au niveau circuit :

\tau_{\text{circuit}} = R_{\text{fil}} \cdot C_{\text{total}} = \frac{\rho \cdot L}{A} \cdot \left(\epsilon_{\text{ox}} \cdot \frac{A}{t_{\text{ox}}} + C_{\text{parasite}}\right)

LogicFolding réduit $L$ (longueur de fil) de 50 à 90 %, diminuant directement $\tau_{\text{circuit}}$.

Équivalence de densité de transistors

\rho_{\text{effectif}} = \rho_{\text{physique}} \times \left(1 + \sum_{i=1}^{n} f_i \cdot \eta_i\right)

Pour Kirin 2026 ($n=2$, $f=0,55$, $\eta=0,95$) :

\rho_{\text{effectif}} = 155 \times (1 + 0,55 \times 0,95) \approx 238 \text{ MTr/mm}^2

Efficacité d’entraînement IA

T_{\text{entraînement}} \propto \frac{N_{\text{paramètres}} \cdot D_{\text{tokens}}}{P_{\text{calcul}} \cdot \eta_{\text{utilisation}}}

Huawei vise $\eta_{\text{utilisation}}$ — atteignant >90 % sur CloudMatrix pour MoE contre une moyenne industrielle de 40–60 %.

Annexe B : Glossaire

Terme	Définition
τ (tau)	Constante de temps — temps caractéristique de propagation d’un signal à travers un système électronique
LogicFolding	Architecture de puce 3D empilant les couches de circuits verticalement pour raccourcir les chemins de signal
UnifiedBus (灵衢)	Protocole d’interconnexion unifié pour datacenter remplaçant PCIe/NVLink/InfiniBand
CANN	Compute Architecture for Neural Networks — pile logicielle IA de Huawei
CUNN	Couche de migration CUDA vers CANN pour les modèles PyTorch sur Ascend
CloudMatrix	Architecture de supercalculateur IA de Huawei utilisant des NPU Ascend
SMIC N+2	Procédé de classe 7 nm de SMIC utilisant la lithographie DUV (Deep Ultraviolet)
HBM	High Bandwidth Memory — DRAM empilée en 3D pour accélérateurs IA
MoE	Mixture of Experts — architecture de réseau neuronal utilisant le calcul conditionnel
EUV	Extreme Ultraviolet — lithographie ultraviolet extrême, technique de gravure de puce la plus avancée

Références

He Tingbo, « A Time Scaling Theory for Multi-Layer Electronic Systems », IEEE ISCAS 2026, Shanghai.
Huawei Official Newsroom, « Huawei Announces Tau (τ) Scaling Law », 25 mai 2026.
Agence Xinhua, « Huawei Unveils New Chip Design Approach », 26 mai 2026.
DeepSeek / Huawei Cloud, « Serving Large Language Models on Huawei CloudMatrix384 », 2025.
Morgan Stanley Research, « SMIC Advanced Node Yield Analysis », septembre 2025.
US Bureau of Industry and Security, « Export Control Guidance on PRC Advanced Computing ICs », 13 mai 2025.
Hot Chips 31, « Huawei Da Vinci Architecture Deep Dive », 2019.
Wall Street Journal, « Huawei Tests Ascend 910D as Nvidia Alternative », avril 2025.
21st Century Business Herald, « Huawei Tau Law Analysis », 25 mai 2026.
Futurum Group Research, « Does Huawei’s Tau Scaling Law Challenge Logic Leadership? », 26 mai 2026.

Compilé à partir de publications IEEE, de divulgations officielles de Huawei, de rapports de l’agence Xinhua, d’analyses financières et de documentation technique. Les chiffres de performance sont les meilleures estimations disponibles ; les résultats réels varient selon le déploiement.

Dernière mise à jour : 28 mai 2026