needhelp
← Back to blog

Hukum Tau (τ) Huawei: Menulis Ulang Skala Semikonduktor Tanpa Litografi Canggih

by needhelp
Huawei
Semikonduktor
Chip AI
Hukum Moore
Ascend
Nvidia
AS-Tiongkok
Deep Dive

Tanggal: 2026-05-28 | Waktu baca: ~25 menit

Wafer semikonduktor di bawah mikroskop

Ringkasan Eksekutif

25 Mei 2026, di IEEE ISCAS 2026 Shanghai, He Tingbo — Presiden Bisnis Semikonduktor Huawei — memperkenalkan Tau (τ) Scaling Law. Pertama kalinya perusahaan Tiongkok mengajukan prinsip panduan untuk industri semikonduktor global.

Minggu yang sama, Ascend 910C Huawei — 800 TFLOPS FP16, sekitar 80% dari Nvidia H100 — sudah dalam produksi massal untuk deployment AI skala besar. Ascend 910D yang akan datang ditargetkan melampaui H100 secara langsung.

Dua hal sekaligus: kerangka teoritis baru, dan chip yang dikirim dalam volume. Ini jawaban dua jalur Huawei terhadap sanksi AS.

Artikel ini mencakup:

  • Fondasi matematis Hukum τ
  • LogicFolding — arsitektur chip 3D tanpa litografi canggih
  • Benchmark Ascend 910C/910D vs. Nvidia H100/H200
  • Perang chip AS-Tiongkok yang memanas

1. Hukum Moore Kehabisan Jalan

Selama 60 tahun, Hukum Moore menjalankan industri: jumlah transistor berlipat ganda setiap 18–24 bulan melalui miniaturisasi geometris.

Era itu berakhir. Tiga tembok:

1.1 Fisika: Quantum Tunneling

Di bawah 3nm, gerbang transistor hanya selebar beberapa puluh atom silikon. Elektron menerobos (tunnel) melewati penghalang isolasi. Hasil: kebocoran tak terkendali, panas berlebih, ketidakstabilan.

Batas keras sekitar 1,5nm. Transistor konvensional berhenti berfungsi di bawah itu.

1.2 Ekonomi: Tembok Uang

Node ProsesInvestasi FabBiaya Desain per Chip
28nm~$6M~$50M
7nm~$15M~$200M
3nm~$20M$500M–$1M
2nm~$28M (proyeksi)>$1M

Satu fab 3nm hampir $20 miliar. Satu tape-out melebihi $100 juta. Hanya TSMC dan Samsung yang mampu. Mesin ekonomi yang membuat Hukum Moore terpenuhi dengan sendirinya mulai macet.

1.3 Performa: Hasil yang Menurun

Di node canggih, daya bocor mendominasi daya dinamis. Biaya-per-transistor berhenti menurun. Keuntungan performa-per-watt mengecil setiap kali penyusutan. Industri butuh paradigma baru.

2. Hukum Tau (τ): Dari Ruang ke Waktu

2.1 Prinsip Inti

Hukum τ membingkai ulang kemajuan semikonduktor. Alih-alih densitas spasial (transistor/mm²), ia mengoptimalkan efisiensi temporal — delay propagasi sinyal di seluruh stack komputasi.

τ (tau) adalah konstanta waktu dalam fisika. Huawei mengusulkannya sebagai target optimasi universal untuk seluruh hierarki.

2.2 Matematikanya

τ=f(τtransistor,τsirkuit,τchip,τsistem)\tau = f(\tau_{\text{transistor}}, \tau_{\text{sirkuit}}, \tau_{\text{chip}}, \tau_{\text{sistem}})

Di mana:

  • $\tau_{\text{transistor}}$ — Delay switching intrinsik (pikodetik)
  • $\tau_{\text{sirkuit}}$ — Delay propagasi RC di jalur kritis
  • $\tau_{\text{chip}}$ — Latensi akses memori dan interkoneksi on-chip
  • $\tau_{\text{sistem}}$ — Pengiriman pesan end-to-end di seluruh pusat data

τ ini mencakup ~12 orde magnitudo dalam waktu (pikodetik hingga detik).

Penskalaan generasional:

τn+1=τnα\tau_{n+1} = \frac{\tau_n}{\alpha}

Faktor skala α bergantung pada beban kerja — tidak universal:

Tipe Beban Kerjaα (Faktor Skala Tahunan)
Mobile dengan kendala daya~1,3×
Otonom safety-critical~1,5×
Pelatihan dan inferensi AI~10×

Untuk AI — di mana throughput sama dengan pendapatan — Hukum τ memungkinkan peningkatan 10× per tahun. Jauh melampaui apa yang bisa diberikan geometri saja.

2.3 Mengapa τ Bekerja sebagai Metrik Terpadu

Dari makalah ISCAS He Tingbo “A Time Scaling Theory for Multi-Layer Electronic Systems”:

“Frekuensi, latensi, bandwidth, dan throughput — di setiap level, semuanya diatur oleh τ. Teknisi proses, perancang sirkuit, dan arsitek sistem dapat mendiskusikan kuantitas yang sama menggunakan satuan yang sama.”

Satu metrik melintasi empat lapisan. Itu kuncinya. Sebelumnya, setiap disiplin mengoptimalkan metrik lokal yang tidak saling terkait.

2.4 Stack Optimasi Empat Lapisan

flowchart TB
    subgraph System["Lapisan Sistem"]
        direction TB
        UB["UnifiedBus 灵衢总线<br/>Pengalamatan Memori Terpadu<br/>Semantik Memori Native"]
        NET["Interkoneksi Optik Hi-ONE<br/>Jangkauan 100–200m<br/>~500× pengurangan latensi"]
    end

    subgraph Chip["Lapisan Chip"]
        direction TB
        SW["Software-Arsitektur-Silikon<br/>Co-Design Full-Stack"]
        ARCH["Pipeline Berbasis Beban Kerja<br/>Kontrol Aliran Data Fine-Grained"]
    end

    subgraph Circuit["Lapisan Sirkuit"]
        direction TB
        LF["LogicFolding<br/>Integrasi Vertikal 3D"]
        RC["Optimasi RC<br/>Dielektrik Low-κ"]
    end

    subgraph Device["Lapisan Perangkat"]
        direction TB
        TR["Rekayasa Transistor<br/>GAA / Strain / High-κ Metal Gate"]
        PAR["Reduksi Parasitik R & C<br/>Optimasi Interkoneksi"]
    end

    Device --> Circuit --> Chip --> System

    style System fill:#e1f5fe
    style Chip fill:#f3e5f5
    style Circuit fill:#e8f5e9
    style Device fill:#fff3e0
LapisanTarget OptimasiTeknik Utama
PerangkatMinimalkan τ_transistorPeningkatan mobilitas, rekayasa strain, GAA, reduksi parasitik R/C
SirkuitMinimalkan delay RCLogicFolding (stacking 3D), dielektrik low-κ, jalur kritis lebih pendek
ChipMinimalkan τ komputasi + memoriCo-design software-arsitektur-silikon, pipeline berbasis beban kerja
SistemMinimalkan τ pesan end-to-endUnifiedBus (灵衢), interkoneksi optik, pengalamatan memori terpadu

3. LogicFolding: 3D Tanpa EUV

3.1 Dari Pinggiran Kota ke Pencakar Langit

LogicFolding adalah mahkota utama. Ia mengubah cara sirkuit ditata.

2D Tradisional: semua komponen di bidang datar. Sinyal menempuh jarak lateral panjang. Kemacetan di jalur kritis. Daya terbuang memindahkan data melintasi die.

LogicFolding: menumpuk sirkuit planar secara vertikal. Seperti menukar pinggiran kota satu lantai dengan gedung tinggi dengan lift ekspres. Sinyal menempuh jarak lebih pendek. Beban resistif dan kapasitif lebih rendah. τ lebih cepat.

graph LR
    subgraph Traditional["Tata Letak 2D Tradisional"]
        direction LR
        A["Blok A<br/>(kiri-atas)"] ---|"Kabel panjang<br/>R tinggi, C tinggi<br/>τ lambat"| B["Blok B<br/>(kanan-bawah)"]
    end

    subgraph LogicFolding["Tata Letak 3D LogicFolding"]
        direction TB
        A2["Blok A<br/>(Lapisan 1)"]
        B2["Blok B<br/>(Lapisan 2)"]
        A2 -.->|"Via pendek<br/>R rendah, C rendah<br/>τ cepat"| B2
    end

    style Traditional fill:#ffebee
    style LogicFolding fill:#e8f5e9

3.2 Kirin 2026: Bukti Pertama

Huawei mendemonstrasikan LogicFolding di prosesor mobile Kirin 2026 mendatang:

MetrikKirin 2025 (2D)Kirin 2026 (LogicFolding)Peningkatan
Densitas Transistor155 MTr/mm²238 MTr/mm²+53,5%
Frekuensi Core Performa~2,6 GHz3,1 GHz+19%
Efisiensi EnergiBaseline+41%+41%
ProsesSMIC 7nmSMIC 7nm (node sama)—

Fab sama. Node sama. Peningkatan densitas 53,5%. Itu tiga tahun penskalaan geometris tradisional dalam satu langkah — dicapai melalui arsitektur saja.

3.3 Roadmap Kirin hingga 2031

timeline
    title Roadmap Chip Kirin di Bawah Hukum τ
    2026 (Musim Gugur) : Kirin 2026 debut LogicFolding : 3,10 GHz, 238 MTr/mm² : Folding 2-lapisan pertama
    2027 : Kirin 2027 : 3,39 GHz, folding ditingkatkan
    2028 : Kirin 2028 : 3,71 GHz, folding multi-lapisan
    2029 : Kirin 2029 : >4,00 GHz, 3D skala penuh
    2031 : Target: densitas setara 1,4nm : ~600+ MTr/mm² diproyeksikan

Pada 2031, Huawei memproyeksikan densitas setara dengan proses 1,4nm — dicapai melalui inovasi arsitektur, bukan penyusutan litografi.

4. Ascend 910C/910D vs. Nvidia H100

Hukum τ adalah permainan jangka panjang. Serangan jangka pendek sudah dikirim sekarang.

4.1 Spesifikasi

SpesifikasiAscend 910CNvidia H100 SXMNvidia H20 (Tiongkok)
Node ProsesSMIC 7nm N+2TSMC 4N (5nm)TSMC 4N (5nm)
Transistor53 miliar~80 miliar~80 miliar
ArsitekturDa Vinci (dual-die)HopperHopper
FP16/BF16~752 TFLOPS989 TFLOPS296 TFLOPS
FP81.504 TFLOPS1.979 TFLOPS592 TFLOPS
INT81.504 TOPS3.958 TOPS592 TOPS
Memori128 GB HBM2e80 GB HBM396 GB HBM3
Bandwidth Memori3,2 TB/s3,35 TB/s4,0 TB/s
TDP~310–500W700W400W
InterkoneksiHCCS (392 GB/s)NVLink 4 (900 GB/s)NVLink 4 (900 GB/s)
vs. H100~76–81%100% (baseline)~30%
Area Logika Chip~1,6× H100BaselineBaseline
Konten Domestik>90%N/AN/A
Harga Satuan (Est.)~$2.500–3.000~$25.000–30.000~$12.000–15.000

4.2 Di Mana 910C Unggul, Di Mana Tertinggal

Unggul:

  • 128 GB memori vs. H100 80 GB — penting untuk inferensi model besar
  • Biaya: sekitar 10× lebih murah
  • Co-optimasi software-hardware: framework CANN + super node CloudMatrix mendorong efisiensi inferensi di atas spesifikasi mentah

Tertinggal:

  • Efisiensi arsitektur: area die logika ~60% lebih besar dari H100 untuk performa serupa
  • Bandwidth memori: sedikit di belakang (3,2 vs. 3,35 TB/s) — bottleneck untuk pelatihan
  • Ekosistem: CANN/CUNN vs. CUDA — gap signifikan dalam perkakas dan pustaka
  • Beban kerja pelatihan: kurang teroptimasi untuk pelatihan berkelanjutan

4.3 CloudMatrix 384: Super Node

graph TB
    subgraph CM["CloudMatrix 384 Super Node"]
        direction TB
        subgraph NPUs["Lapisan Komputasi (384× Ascend 910C)"]
            NPU1["NPU 1"]
            NPU2["NPU 2"]
            NPU3["..."]
            NPU4["NPU 384"]
        end

        subgraph Network["Arsitektur Jaringan Tiga Bidang"]
            UB["Bidang UB<br/>Scale-Up All-to-All<br/>392 GB/s per NPU"]
            RDMA["Bidang RDMA<br/>Scale-Out RoCE<br/>200 Gbps per NPU"]
            VPC["Bidang VPC<br/>Manajemen & Penyimpanan"]
        end

        subgraph CPU["Lapisan CPU Kunpeng"]
            CPU1["Kunpeng 920"]
        end
    end

    NPUs --> UB
    NPUs --> RDMA
    NPUs --> VPC
    CPU1 --> UB

    style CM fill:#e3f2fd
    style Network fill:#f1f8e9

CloudMatrix 384 — 384 NPU Ascend 910C — memberikan:

  • Throughput prefill: 6.688 token/s per NPU
  • Throughput decode: 1.943 token/s per NPU (<50ms TPOT)
  • Efisiensi komputasi: 4,45 tok/s/TFLOPS prefill, 1,29 tok/s/TFLOPS decode

Angka efisiensi ini melampaui deployment H100 yang sudah dioptimasi (3,75 dan 1,10). Co-optimasi full-stack bekerja.

4.4 Ascend 910D: Mengejar Posisi Terdepan

SpesifikasiAscend 910D (Proyeksi)Nvidia H100Nvidia B200
ProsesSMIC 7nm N+2 (ditingkatkan)TSMC 5nmTSMC 4nm
FP161.000+ TFLOPS989 TFLOPS~2.250 TFLOPS
Memori192 GB HBM380 GB HBM3192 GB HBM3e
TDP~350–450W700W1.000W
TargetMelampaui H100BaselineGenerasi berikutnya

910D dalam tahap sampling dengan ByteDance, Baidu, Alibaba, dan China Mobile. Produksi massal diharapkan akhir 2025.

Rak server AI di pusat data

5. Lapisan Geopolitik: Sanksi vs. Ketahanan

5.1 Timeline Eskalasi

timeline
    title Timeline Sanksi Chip AS-Tiongkok
    2019 : Huawei masuk Entity List : Pemutusan TSMC dimulai
    2020 : SMIC masuk Entity List : Peralatan EUV diblokir
    2022 : CHIPS Act disahkan : Kontrol ekspor 7 Oktober
    2023 : Jepang/Belanda bergabung dalam pembatasan : Lebih banyak peralatan diblokir
    2024 : Chip khusus Tiongkok H20/A800 dilarang : Nvidia rugi $5,5M
    2025 Jan : Aturan Difusi AI Biden (dicabut Mei)
    2025 Mei 13 : BIS peringatkan penggunaan chip Ascend "di mana pun" : Ancaman sanksi pidana

Pada 13 Mei 2025, BIS mengeluarkan panduan yang belum pernah terjadi sebelumnya:

“Penggunaan prosesor Ascend Huawei (910B, 910C, 910D) di mana pun di dunia tanpa lisensi merupakan pelanggaran kontrol ekspor AS.”

Yurisdiksi ekstrateritorial atas penggunaan chip AI Huawei secara global.

5.2 Rantai Pasok Tahan Sanksi Huawei

KomponenPemasok DomestikStatus
Desain ChipHuawei HiSilicon100%
Fabrikasi (7nm)SMICProduksi aktif
Pengemasan CanggihJCET / Tongfu Micro>80%
Memori HBMCXMT / YMTC (HBM2e)Dalam pengembangan
Perkakas EDAHuawei + EDA domestik~40%
PhotoresistJSR China / domestikMulai matang
Framework AICANN / MindSporeAlternatif CUDA fungsional

Angka kunci:

  • 90%+ lokalisasi chip untuk Ascend 910C
  • 381 chip dirancang di bawah prinsip τ selama 6 tahun
  • Yield SMIC 7nm N+2: ~20% (2024) → 40–50% (2025)
  • Produksi bulanan: ~2,6K wafer untuk Ascend

5.3 Peta Pemangku Kepentingan

graph TB
    subgraph US["Amerika Serikat"]
        BIS["BIS / Departemen Perdagangan"]
        Nvidia["Nvidia"]
        AMD["AMD"]
        Intel["Intel"]
    end

    subgraph China["Tiongkok"]
        Huawei["Huawei / HiSilicon"]
        SMIC["SMIC"]
        CXMT["CXMT / YMTC"]
        DeepSeek["DeepSeek / ByteDance / Baidu"]
    end

    subgraph Allies["Sekutu AS"]
        TSMC["TSMC (Taiwan)"]
        ASML["ASML (Belanda)"]
        Samsung["Samsung (Korea)"]
        Tokyo["Tokyo Electron (Jepang)"]
    end

    BIS -->|"Kontrol Ekspor"| Huawei
    BIS -->|"Larangan Peralatan"| SMIC
    Nvidia -->|"H100/H200/B200"| TSMC
    Huawei -->|"Pesanan Chip"| SMIC
    SMIC -->|"Produksi 7nm"| Huawei
    DeepSeek -->|"Permintaan Inferensi AI"| Huawei
    ASML -->|"Peralatan EUV"| TSMC
    ASML -.->|"Diblokir"| SMIC
    TSMC -.->|"Diputus"| Huawei

    style Huawei fill:#ffebee
    style SMIC fill:#fff3e0
    style BIS fill:#e3f2fd

6. UnifiedBus (灵衢): Satu Protokol untuk Pusat Data

Bagian kritis namun kurang dibahas dari Hukum τ: UnifiedBus.

6.1 Masalah Menara Babel

Interkoneksi pusat data saat ini adalah tambal sulam:

  • PCIe untuk chip-ke-chip
  • NVLink/CXL untuk penggabungan memori GPU
  • InfiniBand/RoCE untuk server-ke-server
  • Ethernet untuk manajemen

Setiap translasi menambah overhead 500–1000× di atas delay kabel mentah.

6.2 Satu Stack

UnifiedBus mengganti tambal sulam dengan satu protokol yang mencakup bus on-chip hingga link optik antar-rak:

FiturTradisionalUnifiedBus
Stack ProtokolBanyak (PCIe + NVLink + IB + Eth)Satu stack terpadu
Model MemoriBerbasis DMA, dimediasi driverSemantik memori native
Latensi (rak-ke-rak)~10–50 μs~1–5 μs
Jangkauan FisikTembaga: ~2mOptik: 100–200m
Model Sumber DayaAlokasi tetapPoolisasi penuh
FailoverDetikSub-detik
graph LR
    subgraph Traditional["Stack Multi-Protokol Tradisional"]
        direction TB
        APP1["Aplikasi"]
        DRV1["Driver"]
        PCIe["Lapisan PCIe"]
        NVLink["Lapisan NVLink"]
        IB["InfiniBand"]
        ETH["Ethernet"]
        APP1 --> DRV1 --> PCIe
        DRV1 --> NVLink
        DRV1 --> IB
        DRV1 --> ETH
    end

    subgraph UB["Stack Tunggal UnifiedBus"]
        direction TB
        APP2["Aplikasi"]
        UBL["Lapisan UnifiedBus"]
        PHY["Lapisan Fisik Universal<br/>(Tembaga + Optik)"]
        APP2 --> UBL --> PHY
    end

    style Traditional fill:#ffebee
    style UB fill:#e8f5e9

300+ super node Atlas 900 dikirim dengan UnifiedBus 1.0 sejak Maret 2025. Spesifikasi UnifiedBus 2.0 bersifat open-source.

7. Dampak Pasar

7.1 Pergerakan Saham (26 Mei 2026)

PerusahaanPerubahan
SMIC+17–19%
Hua Hong Semiconductor+20%
JCET+12%
Naura Technology+15%
Nvidia-2,3%

7.2 Kata Analis

Futurum Group (optimis):

“Tau Scaling Law dan LogicFolding menandai upaya paling ambisius Tiongkok untuk mendefinisikan ulang kemajuan semikonduktor dengan caranya sendiri.”

Omdia / The Register (skeptis):

“Klaim Huawei lebih merupakan branding daripada terobosan. LogicFolding adalah inovasi desain, tetapi membuat chip yang berperforma pada level tertentu dan benar-benar membangun jutaan unit dengan yield yang dapat diterima adalah masalah yang berbeda.”

虎嗅 / Huxiu (seimbang):

“Hukum Tau tidak muncul begitu saja. Dari Nvidia ke TSMC, dari AMD ke SK Hynix, seluruh industri telah mengeksplorasi arah ini selama satu dekade. Kontribusi Huawei adalah memformalkan eksplorasi ini menjadi kerangka yang jelas — prinsip sistematis pertama dari perusahaan Tiongkok.”

7.3 Lanskap Kompetitif

quadrantChart
    title Lanskap Kompetitif Chip AI (2026)
    x-axis Kematangan Ekosistem Rendah --> Kematangan Ekosistem Tinggi
    y-axis Performa Mentah Rendah --> Performa Mentah Tinggi
    quadrant-1 Pemain Niche
    quadrant-2 Pemimpin Pasar
    quadrant-3 Penantang Baru
    quadrant-4 Spesialis Performa
    "Nvidia H100/B200": [0.95, 0.95]
    "Nvidia H20": [0.90, 0.30]
    "Huawei Ascend 910C": [0.35, 0.75]
    "Huawei Ascend 910D": [0.40, 0.90]
    "AMD MI300X": [0.70, 0.85]
    "Intel Gaudi 3": [0.60, 0.70]
    "Google TPU v5": [0.55, 0.80]
    "Amazon Trainium2": [0.50, 0.65]

8. Koneksi DeepSeek

DeepSeek — lab AI Tiongkok yang model R1 dan V3-nya mendisrupsi ekonomi LLM global — menjalankan kapasitas inferensi signifikan di CloudMatrix Huawei.

8.1 Ekonomi Inferensi

MetrikDeepSeek di Ascend 910CDeepSeek di Nvidia H800
Biaya inferensi (V3)~1 CNY / 1M token~7 CNY / 1M token
Biaya inferensi (R1)~4 CNY / 1M token~20+ CNY / 1M token
Efisiensi prefill4,45 tok/s/TFLOPS3,96 tok/s/TFLOPS
Efisiensi decode1,29 tok/s/TFLOPS1,17 tok/s/TFLOPS

Keunggulan biaya 10× untuk inferensi. Saat software di-co-optimasi untuk hardware — CANN, kernel CUNN, operator kustom — gap efektif menyempit drastis.

8.2 Sinergi Full-Stack

flowchart LR
    subgraph HW["Stack Hardware Huawei"]
        A["Ascend 910C/910D<br/>NPU"]
        B["CloudMatrix 384<br/>Super Node"]
        C["UnifiedBus<br/>Interkoneksi"]
    end

    subgraph SW["Stack Software"]
        D["CANN / CUNN<br/>Alternatif CUDA"]
        E["MindSpore / PyTorch<br/>Framework"]
        F["DeepSeek R1/V3<br/>Model Teroptimasi"]
    end

    subgraph Market["Dampak Pasar"]
        G["1 CNY / 1M token<br/>Inferensi V3"]
        H["90% Pengurangan Biaya<br/>vs. Cloud Nvidia"]
        I["20.000+ Developer<br/>dalam Ekosistem"]
    end

    A --> B --> C
    D --> E --> F
    HW --> SW --> Market

    style HW fill:#e3f2fd
    style SW fill:#e8f5e9
    style Market fill:#fff3e0

9. Penilaian Kritis: Apa yang Nyata, Apa yang Proyeksi

KlaimStatus BuktiPenilaian
Kerangka Hukum τDipublikasikan di IEEE ISCASPeer-reviewed; fondasi solid
381 chip diproduksi massalPengungkapan HuaweiMasuk akal; banyak lini produk
LogicFolding 53,5% peningkatan densitasData Kirin 2026Belum diverifikasi; peluncuran musim gugur 2026 akan validasi
Setara 1,4nm pada 2031ProyeksiAmbisius; bergantung pada folding multi-lapisan
Ascend 910C 80% dari H100Estimasi independenKonsensus analis; divalidasi DeepSeek
Efisiensi CloudMatrix > H100Benchmark terpublikasiKompetitif untuk inferensi MoE; gap pelatihan tetap ada

Risiko Utama

  1. Manufaktur: Yield SMIC 7nm (40–50%) jauh di bawah TSMC (>80%). Tanpa EUV, mendorong di bawah 7nm adalah ekonomi brutal.

  2. Bottleneck memori: HBM3/HBM3e hampir mustahil didapat di bawah sanksi. HBM domestik CXMT masih tahap awal.

  3. Gap ekosistem: CANN/CUNN fungsional. Bukan CUDA. Janji migrasi “impor satu baris” terlalu optimis untuk model kompleks.

  4. Area die: Area chip Ascend 910C ~60% lebih besar dari H100. Arsitektur kurang efisien per transistor.

  5. Akses pasar: Sanksi AS membatasi Ascend ke Tiongkok + pasar bersahabat (Timur Tengah, Rusia, sebagian Asia Tenggara).

10. Ke Mana Ini Berlanjut: Lima Skenario hingga 2030

  1. Konvergensi: Huawei mengejar melalui EUV domestik atau pelonggaran sanksi. Gap menutup menjadi <1 generasi.

  2. Bifurkasi Berkelanjutan: Dua ekosistem paralel. Tiongkok mendominasi domestik + Belt & Road. Barat memegang pasar global premium.

  3. Keunggulan Barat: TSMC mencapai 1nm dengan GAA/CFET. Arsitektur tidak bisa mengimbangi. Huawei tertinggal 3+ generasi.

  4. Pergeseran Paradigma: Prinsip Hukum τ diadopsi industri secara luas. Inovasi arsitektur menjadi tuas utama. Node proses kurang penting.

  5. Decoupling Penuh: Pemisahan total. Tiongkok mencapai kemandirian dengan biaya keterlambatan 5–10 tahun. Inovasi global melambat.

11. Pembuat Aturan, Bukan Pengikut

Hukum τ lebih dari sekadar makalah teknis:

  • Kontribusi ilmiah: kerangka peer-reviewed untuk optimasi pasca-Moore
  • Strategi rekayasa: 381 chip komersial sudah diproduksi di bawah prinsipnya
  • Sinyal geopolitik: Sanksi AS mengkatalisasi, bukan melumpuhkan, inovasi semikonduktor Tiongkok
  • Undangan industri: UnifiedBus 2.0 bersifat open-source

Ascend 910C — ~80% performa H100 dengan ~10% biaya — membuktikan kecerdikan arsitektur dapat mengimbangi ketertinggalan node proses. 910D bertujuan menutup gap sepenuhnya.

Jawaban yang kita dapatkan dalam lima tahun ke depan akan menentukan apakah Hukum τ menyaingi Hukum Moore dalam signifikansi historis:

  • Bisakah SMIC mencapai yield 70%+ di 7nm dan mendorong ke 5nm?
  • Akankah Kirin 2026 memberikan LogicFolding musim gugur ini?
  • Bisakah CANN menutup gap ekosistem dengan CUDA?
  • Akankah target setara 1,4nm untuk 2031 tercapai?

Satu hal sudah jelas: Huawei telah bergeser dari 追赶者 (pengikut) menjadi 规则制定者 (pembuat aturan).

Seperti yang dikatakan He Tingbo di ISCAS 2026:

“Kami percaya bahwa keterbukaan dan kolaborasi adalah kunci untuk mendorong kemajuan berkelanjutan dalam industri semikonduktor. Tidak ada satu perusahaan pun yang bisa secara mandiri menemukan semua jawaban di sepanjang jalur evolusi semikonduktor.”

Hukum τ adalah jawaban Huawei. Industri lainnya sekarang memutuskan apakah akan terlibat dengan pertanyaan ini.

Lampiran A: Rumus Kunci

Dekomposisi Konstanta Waktu

τtotal=τtransistor2+τsirkuit2+τchip2+τsistem2\tau_{\text{total}} = \sqrt{\tau_{\text{transistor}}^2 + \tau_{\text{sirkuit}}^2 + \tau_{\text{chip}}^2 + \tau_{\text{sistem}}^2}

τ level sirkuit:

τsirkuit=Rkabel⋅Ctotal=ρ⋅LA⋅(ϵox⋅Atox+Cparasitik)\tau_{\text{sirkuit}} = R_{\text{kabel}} \cdot C_{\text{total}} = \frac{\rho \cdot L}{A} \cdot \left(\epsilon_{\text{ox}} \cdot \frac{A}{t_{\text{ox}}} + C_{\text{parasitik}}\right)

LogicFolding mengurangi $L$ (panjang kabel) sebesar 50–90%, secara langsung menurunkan $\tau_{\text{sirkuit}}$.

Ekivalensi Densitas Transistor

ρefektif=ρfisik×(1+∑i=1nfi⋅ηi)\rho_{\text{efektif}} = \rho_{\text{fisik}} \times \left(1 + \sum_{i=1}^{n} f_i \cdot \eta_i\right)

Untuk Kirin 2026 ($n=2$, $f=0,55$, $\eta=0,95$):

ρefektif=155×(1+0,55×0,95)≈238 MTr/mm2\rho_{\text{efektif}} = 155 \times (1 + 0,55 \times 0,95) \approx 238 \text{ MTr/mm}^2

Efisiensi Pelatihan AI

Tpelatihan∝Nparam⋅DtokenPkomputasi⋅ηutilisasiT_{\text{pelatihan}} \propto \frac{N_{\text{param}} \cdot D_{\text{token}}}{P_{\text{komputasi}} \cdot \eta_{\text{utilisasi}}}

Huawei menargetkan $\eta_{\text{utilisasi}}$ — mencapai >90% di CloudMatrix untuk MoE vs. rata-rata industri 40–60%.

Lampiran B: Glosarium

IstilahDefinisi
τ (tau)Konstanta waktu — waktu karakteristik untuk propagasi sinyal melalui sistem elektronik
LogicFoldingArsitektur chip 3D yang menumpuk lapisan sirkuit secara vertikal untuk memperpendek jalur sinyal
UnifiedBus (灵衢)Protokol interkoneksi pusat data terpadu yang menggantikan PCIe/NVLink/InfiniBand
CANNCompute Architecture for Neural Networks — stack software AI Huawei
CUNNLapisan migrasi CUDA-ke-CANN untuk model PyTorch di Ascend
CloudMatrixArsitektur superkomputer AI Huawei menggunakan NPU Ascend
SMIC N+2Proses kelas 7nm SMIC menggunakan litografi DUV
HBMHigh Bandwidth Memory — DRAM bertumpuk 3D untuk akselerator AI
MoEMixture of Experts — arsitektur jaringan saraf menggunakan komputasi kondisional
EUVExtreme Ultraviolet lithography — teknologi pembentukan pola chip tercanggih
FabFasilitas fabrikasi — pabrik manufaktur semikonduktor
Tape-outTahap akhir desain chip sebelum dikirim ke fabrikasi
YieldTingkat keberhasilan — persentase chip fungsional dari total yang diproduksi
DieKeping silikon individual yang dipotong dari wafer

Referensi

  1. He Tingbo, “A Time Scaling Theory for Multi-Layer Electronic Systems,” IEEE ISCAS 2026, Shanghai.
  2. Huawei Official Newsroom, “Huawei Announces Tau (τ) Scaling Law,” 25 Mei 2026.
  3. Xinhua News Agency, “Huawei Unveils New Chip Design Approach,” 26 Mei 2026.
  4. DeepSeek / Huawei Cloud, “Serving Large Language Models on Huawei CloudMatrix384,” 2025.
  5. Morgan Stanley Research, “SMIC Advanced Node Yield Analysis,” September 2025.
  6. US Bureau of Industry and Security, “Export Control Guidance on PRC Advanced Computing ICs,” 13 Mei 2025.
  7. Hot Chips 31, “Huawei Da Vinci Architecture Deep Dive,” 2019.
  8. Wall Street Journal, “Huawei Tests Ascend 910D as Nvidia Alternative,” April 2025.
  9. 21st Century Business Herald, “Huawei Tau Law Analysis,” 25 Mei 2026.
  10. Futurum Group Research, “Does Huawei’s Tau Scaling Law Challenge Logic Leadership?” 26 Mei 2026.

Dikompilasi dari publikasi IEEE, pengungkapan resmi Huawei, laporan Xinhua, riset analis keuangan, dan dokumentasi teknis. Angka performa adalah estimasi terbaik yang tersedia; hasil aktual bervariasi berdasarkan deployment.

Terakhir diperbarui: 28 Mei 2026

Share this page