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HuaweiのTau（τ）法則：先端露光装置なしで半導体スケーリングを書き換える

著者 needhelp
Huawei
Semiconductors
AI Chips
Moore's Law
Ascend
Nvidia
US-China
Deep Dive

日付: 2026-05-28 | 読了時間: 約25分

Semiconductor wafer under microscope

エグゼクティブサマリー

2026年5月25日、上海で開催されたIEEE ISCAS 2026で、Huawei半導体事業部門プレジデントの何庭波（He Tingbo）がTau（τ）スケーリング法則を発表した。中国企業がグローバル半導体業界に向けて指導原理を提案したのは初めてである。

同じ週、HuaweiのAscend 910C — 800 TFLOPS FP16、Nvidia H100の約80%の性能 — が量産段階に入り、大規模AIデプロイメントを支えている。次期Ascend 910DはH100を完全に超えることを目標としている。

二つの出来事が同時進行している。新しい理論的枠組みと、大量に出荷されるチップ。これは米国制裁に対するHuaweiの二正面作戦だ。

本記事の内容：

  • τ法則の数学的基礎
  • LogicFolding — 先端露光装置なしの3Dチップアーキテクチャ
  • Ascend 910C/910D vs. Nvidia H100/H200のベンチマーク比較
  • 激化する米中チップ戦争

1. ムーアの法則は限界に達した

60年間、ムーアの法則が業界を動かしてきた。トランジスタ数は幾何学的な微細化により18〜24ヶ月ごとに倍増する。

その時代は終わりつつある。三つの壁がある。

1.1 物理の壁：量子トンネル効果

3nm以下では、トランジスタのゲートは数十個のシリコン原子で構成される。電子は絶縁障壁をトンネル効果ですり抜ける。結果：制御不能なリーク電流、過剰な発熱、不安定性。

物理的な下限は約1.5nm。従来型トランジスタはそれ以下では動作しない。

1.2 経済の壁：資金の限界

プロセスノード工場投資額チップあたり設計コスト
28nm約60億ドル約5,000万ドル
7nm約150億ドル約2億ドル
3nm約200億ドル5億〜10億ドル
2nm約280億ドル（予測）10億ドル超

3nm工場1つで約200億ドル。テープアウト1回で1億ドル超。最先端を走れるのはTSMCとSamsungだけだ。ムーアの法則を自己実現させてきた経済的エンジンが停止しつつある。

1.3 性能の壁：収穫逓減

先端ノードでは、リーク電力が動的電力を上回る。トランジスタあたりのコスト低下は止まった。ワットあたり性能の向上幅は微細化のたびに縮小している。業界は新しいパラダイムを必要としている。

2. Tau（τ）法則：空間から時間へ

2.1 核心原理

τ法則は半導体の進歩を捉え直す。空間密度（トランジスタ数/mm²）ではなく、時間効率 — 計算スタック全体での信号伝搬遅延 — を最適化する。

τ（タウ）は物理学における時定数。Huaweiはこれを階層全体の普遍的最適化目標として提案する。

2.2 数式

τ=f(τtransistor,τcircuit,τchip,τsystem)\tau = f(\tau_{\text{transistor}}, \tau_{\text{circuit}}, \tau_{\text{chip}}, \tau_{\text{system}})

各項の意味：

  • $\tau_{\text{transistor}}$ — トランジスタ固有のスイッチング遅延（ピコ秒）
  • $\tau_{\text{circuit}}$ — クリティカルパス上のRC伝搬遅延
  • $\tau_{\text{chip}}$ — メモリアクセスとオンチップ相互接続のレイテンシ
  • $\tau_{\text{system}}$ — データセンター全体でのエンドツーエンドのメッセージ伝達

このτは時間軸で約12桁（ピコ秒から秒）にわたる。

世代間スケーリング：

τn+1=τnα\tau_{n+1} = \frac{\tau_n}{\alpha}

スケーリング係数αはワークロード依存 — 普遍的ではない：

ワークロード種別α（年間スケーリング係数）
電力制約のあるモバイル約1.3倍
安全重視の自動運転約1.5倍
AI学習・推論約10倍

AI — スループットが直接収益に直結する分野 — では、τ法則は年10倍の改善を可能にする。幾何学的微細化だけでは到底届かない数字だ。

2.3 τが統一的指標として機能する理由

何庭波のISCAS論文 “A Time Scaling Theory for Multi-Layer Electronic Systems” より：

「周波数、レイテンシ、帯域幅、スループット — どの階層においても、これらはτによって支配される。プロセス技術者、回路設計者、システムアーキテクトは、同じ単位で同じ量について議論できる。」

一つの指標で四階層を横断する。これが核心だ。従来は各分野がローカルな指標を最適化し、それらは合成可能ではなかった。

2.4 四層同時最適化スタック

flowchart TB
    subgraph System["System（システム）層"]
        direction TB
        UB["UnifiedBus 灵衢バス<br/>統一メモリアドレッシング<br/>ネイティブメモリセマンティクス"]
        NET["Hi-ONE 光インターコネクト<br/>到達距離100〜200m<br/>約500倍のレイテンシ削減"]
    end

    subgraph Chip["Chip（チップ）層"]
        direction TB
        SW["ソフトウェア-アーキテクチャ-シリコン<br/>フルスタック協調設計"]
        ARCH["ワークロード駆動パイプライン<br/>細粒度データフロー制御"]
    end

    subgraph Circuit["Circuit（回路）層"]
        direction TB
        LF["LogicFolding<br/>3D垂直集積"]
        RC["RC最適化<br/>Low-κ誘電体"]
    end

    subgraph Device["Device（デバイス）層"]
        direction TB
        TR["トランジスタ工学<br/>GAA / 歪み / High-κメタルゲート"]
        PAR["寄生R・C低減<br/>配線最適化"]
    end

    Device --> Circuit --> Chip --> System

    style System fill:#e1f5fe
    style Chip fill:#f3e5f5
    style Circuit fill:#e8f5e9
    style Device fill:#fff3e0
階層最適化目標主要技術
Deviceτ_transistor の最小化移動度向上、歪みエンジニアリング、GAA、寄生R/C低減
CircuitRC遅延の最小化LogicFolding（3D積層）、Low-κ誘電体、クリティカルパス配線短縮
Chip計算＋メモリτの最小化ソフトウェア-アーキテクチャ-シリコン協調設計、ワークロード駆動パイプライン
Systemエンドツーエンドメッセージτの最小化UnifiedBus（灵衢）、光インターコネクト、統一メモリアドレッシング

3. LogicFolding：EUVなしの3D集積

3.1 郊外から超高層へ

LogicFoldingはτ法則の至宝だ。回路のレイアウト方法を根本から変える。

従来の2D：すべての部品が平面上に配置される。信号は長い横方向の距離を移動する。クリティカルパスで輻輳が発生。ダイ上でデータを転送するために電力が浪費される。

LogicFolding：平面回路を垂直に積層する。平屋の郊外住宅地を、エクスプレスエレベーター付きの高層ビルに建て替えるようなものだ。信号は短距離を移動する。抵抗負荷も容量負荷も低減。τは高速化する。

graph LR
    subgraph Traditional["従来の2Dレイアウト"]
        direction LR
        A["ブロックA<br/>（左上）"] ---|"長距離配線<br/>高R、高C<br/>遅いτ"| B["ブロックB<br/>（右下）"]
    end

    subgraph LogicFolding["LogicFolding 3Dレイアウト"]
        direction TB
        A2["ブロックA<br/>（層1）"]
        B2["ブロックB<br/>（層2）"]
        A2 -.->|"短距離ビア<br/>低R、低C<br/>速いτ"| B2
    end

    style Traditional fill:#ffebee
    style LogicFolding fill:#e8f5e9

3.2 Kirin 2026：最初の証明

Huaweiは次期モバイルプロセッサKirin 2026でLogicFoldingを実証した：

指標Kirin 2025（2D）Kirin 2026（LogicFolding）改善率
トランジスタ密度155 MTr/mm²238 MTr/mm²+53.5%
性能コア周波数約2.6 GHz3.1 GHz+19%
エネルギー効率基準値+41%+41%
製造プロセスSMIC 7nmSMIC 7nm（同一ノード）—

同じ工場。同じプロセスノード。53.5%の密度向上。これは従来の幾何学的スケーリングで3年分の進歩を、アーキテクチャの工夫だけで一歩で達成したことになる。

3.3 Kirin 2031年までのロードマップ

timeline
    title τ法則の下でのKirinチップロードマップ
    2026（秋） : Kirin 2026、LogicFoldingデビュー : 3.10 GHz、238 MTr/mm² : 初の2層フォールディング
    2027 : Kirin 2027 : 3.39 GHz、拡張フォールディング
    2028 : Kirin 2028 : 3.71 GHz、多層フォールディング
    2029 : Kirin 2029 : 4.00 GHz超、本格的3D
    2031 : 目標：1.4nm相当密度 : 約600+ MTr/mm²（予測）

2031年までに、Huaweiは1.4nmプロセス相当の密度を、露光技術の微細化ではなくアーキテクチャ革新によって達成する計画だ。

4. Ascend 910C/910D vs. Nvidia H100

τ法則は長期戦だ。短期的な攻勢はすでに出荷されている。

4.1 スペック比較

スペックAscend 910CNvidia H100 SXMNvidia H20（中国向け）
プロセスノードSMIC 7nm N+2TSMC 4N（5nm）TSMC 4N（5nm）
トランジスタ数530億約800億約800億
アーキテクチャDa Vinci（デュアルダイ）HopperHopper
FP16/BF16約752 TFLOPS989 TFLOPS296 TFLOPS
FP81,504 TFLOPS1,979 TFLOPS592 TFLOPS
INT81,504 TOPS3,958 TOPS592 TOPS
メモリ128 GB HBM2e80 GB HBM396 GB HBM3
メモリ帯域幅3.2 TB/s3.35 TB/s4.0 TB/s
TDP約310〜500W700W400W
インターコネクトHCCS（392 GB/s）NVLink 4（900 GB/s）NVLink 4（900 GB/s）
H100比約76〜81%100%（基準）約30%
チップ論理面積H100の約1.6倍基準基準
国産化率>90%N/AN/A
単価（推定）約2,500〜3,000ドル約25,000〜30,000ドル約12,000〜15,000ドル

4.2 910Cが勝る点、劣る点

勝る点：

  • 128 GBメモリ vs. H100の80 GB — 大規模モデル推論で効く
  • コスト：約10分の1
  • ソフトウェア-ハードウェア協調最適化：CANNフレームワーク＋CloudMatrixスーパーノードが推論効率をスペック以上に引き上げる

劣る点：

  • アーキテクチャ効率：同等性能を出すのに論理ダイ面積がH100より約60%大きい
  • メモリ帯域幅：わずかに劣る（3.2 vs. 3.35 TB/s） — 学習時のボトルネック
  • エコシステム：CANN/CUNN vs. CUDA — ツールとライブラリで大きな差
  • 学習ワークロード：持続的な学習では最適化が不十分

4.3 CloudMatrix 384：スーパーノード

graph TB
    subgraph CM["CloudMatrix 384 スーパーノード"]
        direction TB
        subgraph NPUs["計算層（384× Ascend 910C）"]
            NPU1["NPU 1"]
            NPU2["NPU 2"]
            NPU3["..."]
            NPU4["NPU 384"]
        end

        subgraph Network["3プレーンネットワークアーキテクチャ"]
            UB["UBプレーン<br/>スケールアップ All-to-All<br/>NPUあたり392 GB/s"]
            RDMA["RDMAプレーン<br/>スケールアウト RoCE<br/>NPUあたり200 Gbps"]
            VPC["VPCプレーン<br/>管理・ストレージ"]
        end

        subgraph CPU["Kunpeng CPU層"]
            CPU1["Kunpeng 920"]
        end
    end

    NPUs --> UB
    NPUs --> RDMA
    NPUs --> VPC
    CPU1 --> UB

    style CM fill:#e3f2fd
    style Network fill:#f1f8e9

CloudMatrix 384 — 384基のAscend 910C NPU — の性能：

  • Prefill（事前計算）スループット：NPUあたり6,688トークン/秒
  • Decode（デコード）スループット：NPUあたり1,943トークン/秒（TPOT 50ms未満）
  • 計算効率：Prefill 4.45 tok/s/TFLOPS、Decode 1.29 tok/s/TFLOPS

これらの効率値は、最適化されたH100デプロイメント（3.75および1.10）を上回る。フルスタック協調最適化の成果だ。

4.4 Ascend 910D：トップを狙う

スペックAscend 910D（予測）Nvidia H100Nvidia B200
プロセスSMIC 7nm N+2（改良版）TSMC 5nmTSMC 4nm
FP161,000+ TFLOPS989 TFLOPS約2,250 TFLOPS
メモリ192 GB HBM380 GB HBM3192 GB HBM3e
TDP約350〜450W700W1,000W
目標H100超え基準次世代

910DはByteDance、Baidu、Alibaba、China Mobileでサンプリング中。2025年後半に量産開始予定。

AI server racks in data center

5. 地政学的レイヤー：制裁 vs. レジリエンス

5.1 制裁のエスカレーション年表

timeline
    title 米中チップ制裁年表
    2019 : Huaweiがエンティティリストに追加 : TSMC供給停止始まる
    2020 : SMICがエンティティリストに追加 : EUV装置ブロック
    2022 : CHIPS法成立 : 10月7日輸出規制
    2023 : 日本・オランダが規制に参加 : さらなる装置ブロック
    2024 : H20/A800中国向けカスタムチップ禁止 : Nvidia 55億ドル損失
    2025年1月 : Biden AI拡散規則（5月撤回）
    2025年5月13日 : BISがAscendチップの「世界中での」使用に警告 : 刑事罰の可能性を示唆

2025年5月13日、BIS（米国商務省産業安全保障局）は前例のないガイダンスを発表した：

「世界中のいかなる場所においても、ライセンスなしにHuaweiのAscendプロセッサ（910B、910C、910D）を使用することは、米国輸出規制の違反を構成する。」

Huawei AIチップの全世界での使用に対する域外管轄権の主張である。

5.2 制裁を無効化するHuaweiのサプライチェーン

コンポーネント国内サプライヤー状況
チップ設計Huawei HiSilicon100%
ファウンドリ（7nm）SMIC量産中
先端パッケージングJCET / Tongfu Micro80%超
HBMメモリCXMT / YMTC（HBM2e）開発中
EDAツールHuawei＋国内EDA約40%
フォトレジストJSR China / 国内成熟段階
AIフレームワークCANN / MindSpore機能するCUDA代替

主要数値：

  • Ascend 910Cのチップ国産化率90%超
  • τ原理の下で設計された381チップ（6年間）
  • SMIC 7nm N+2の歩留まり：約20%（2024年）→ 40〜50%（2025年）
  • 月産：Ascend用に約2,600ウェハ

5.3 ステークホルダーマップ

graph TB
    subgraph US["米国"]
        BIS["BIS / 商務省"]
        Nvidia["Nvidia"]
        AMD["AMD"]
        Intel["Intel"]
    end

    subgraph China["中国"]
        Huawei["Huawei / HiSilicon"]
        SMIC["SMIC"]
        CXMT["CXMT / YMTC"]
        DeepSeek["DeepSeek / ByteDance / Baidu"]
    end

    subgraph Allies["米同盟国"]
        TSMC["TSMC（台湾）"]
        ASML["ASML（オランダ）"]
        Samsung["Samsung（韓国）"]
        Tokyo["Tokyo Electron（日本）"]
    end

    BIS -->|"輸出規制"| Huawei
    BIS -->|"装置禁止"| SMIC
    Nvidia -->|"H100/H200/B200"| TSMC
    Huawei -->|"チップ発注"| SMIC
    SMIC -->|"7nm生産"| Huawei
    DeepSeek -->|"AI推論需要"| Huawei
    ASML -->|"EUV装置"| TSMC
    ASML -.->|"ブロック"| SMIC
    TSMC -.->|"供給停止"| Huawei

    style Huawei fill:#ffebee
    style SMIC fill:#fff3e0
    style BIS fill:#e3f2fd

6. UnifiedBus（灵衢）：データセンターを一つのプロトコルで

τ法則の重要な要素でありながら、あまり議論されていないのがUnifiedBusだ。

6.1 バベルの塔問題

現在のデータセンター相互接続は寄せ集めだ：

  • チップ間はPCIe
  • GPUメモリプーリングはNVLink/CXL
  • サーバー間はInfiniBand/RoCE
  • 管理用はEthernet

各プロトコル変換は、生の配線遅延に対して500〜1,000倍のオーバーヘッドを追加する。

6.2 一つのスタック

UnifiedBusは、オンチップバスからラック間光リンクまでを単一プロトコルで置き換える：

特徴従来方式UnifiedBus
プロトコルスタック複数（PCIe + NVLink + IB + Eth）単一統一スタック
メモリモデルDMAベース、ドライバ介在ネイティブメモリセマンティクス
レイテンシ（ラック間）約10〜50 μs約1〜5 μs
物理的到達距離銅線：約2m光：100〜200m
リソースモデル固定割り当て完全プール化
フェイルオーバー秒単位サブ秒
graph LR
    subgraph Traditional["従来のマルチプロトコルスタック"]
        direction TB
        APP1["アプリケーション"]
        DRV1["ドライバ"]
        PCIe["PCIe層"]
        NVLink["NVLink層"]
        IB["InfiniBand"]
        ETH["Ethernet"]
        APP1 --> DRV1 --> PCIe
        DRV1 --> NVLink
        DRV1 --> IB
        DRV1 --> ETH
    end

    subgraph UB["UnifiedBus 単一スタック"]
        direction TB
        APP2["アプリケーション"]
        UBL["UnifiedBus層"]
        PHY["統一物理層<br/>（銅線 + 光）"]
        APP2 --> UBL --> PHY
    end

    style Traditional fill:#ffebee
    style UB fill:#e8f5e9

2025年3月以降、UnifiedBus 1.0で300台以上のAtlas 900スーパーノードが出荷済み。UnifiedBus 2.0仕様はオープンソース化されている。

7. 市場への影響

7.1 株価変動（2026年5月26日）

企業変動率
SMIC+17〜19%
Hua Hong Semiconductor+20%
JCET+12%
Naura Technology+15%
Nvidia-2.3%

7.2 アナリストの声

Futurum Group（楽観派）：

「Tauスケーリング法則とLogicFoldingは、中国が自らの条件で半導体の進歩を再定義しようとする、これまでで最も野心的な試みだ。」

Omdia / The Register（懐疑派）：

「Huaweiの主張はブレークスルーというよりブランディングだ。LogicFoldingは設計革新だが、ある程度の性能のチップを作ることと、許容可能な歩留まりで数百万個を実際に製造することは別問題だ。」

虎嗅 / Huxiu（バランス派）：

「τ法則は凭空（へいくう）から現れたものではない。NvidiaからTSMC、AMDからSK Hynixまで、業界全体がこの方向性を10年にわたって探求してきた。Huaweiの貢献は、この探求を明確な枠組みとして形式化したこと — 中国企業による初の体系的な原理だ。」

7.3 競争環境

quadrantChart
    title AIチップ競争環境（2026年）
    x-axis 低いエコシステム成熟度 --> 高いエコシステム成熟度
    y-axis 低い生性能 --> 高い生性能
    quadrant-1 ニッチプレイヤー
    quadrant-2 マーケットリーダー
    quadrant-3 新興チャレンジャー
    quadrant-4 性能特化型
    "Nvidia H100/B200": [0.95, 0.95]
    "Nvidia H20": [0.90, 0.30]
    "Huawei Ascend 910C": [0.35, 0.75]
    "Huawei Ascend 910D": [0.40, 0.90]
    "AMD MI300X": [0.70, 0.85]
    "Intel Gaudi 3": [0.60, 0.70]
    "Google TPU v5": [0.55, 0.80]
    "Amazon Trainium2": [0.50, 0.65]

8. DeepSeekとの接続

DeepSeek — R1およびV3モデルでグローバルLLMの経済性を破壊した中国のAIラボ — は、推論能力のかなりの部分をHuaweiのCloudMatrixで運用している。

8.1 推論の経済性

指標DeepSeek on Ascend 910CDeepSeek on Nvidia H800
推論コスト（V3）約1元 / 100万トークン約7元 / 100万トークン
推論コスト（R1）約4元 / 100万トークン約20元超 / 100万トークン
Prefill効率4.45 tok/s/TFLOPS3.96 tok/s/TFLOPS
Decode効率1.29 tok/s/TFLOPS1.17 tok/s/TFLOPS

推論で10倍のコスト優位性。ソフトウェアがハードウェアに合わせて最適化されると — CANN、CUNNカーネル、カスタム演算子 — 実効的な差は劇的に縮まる。

8.2 フルスタックの相乗効果

flowchart LR
    subgraph HW["Huawei ハードウェアスタック"]
        A["Ascend 910C/910D<br/>NPU"]
        B["CloudMatrix 384<br/>スーパーノード"]
        C["UnifiedBus<br/>インターコネクト"]
    end

    subgraph SW["ソフトウェアスタック"]
        D["CANN / CUNN<br/>CUDA代替"]
        E["MindSpore / PyTorch<br/>フレームワーク"]
        F["DeepSeek R1/V3<br/>最適化モデル"]
    end

    subgraph Market["市場インパクト"]
        G["1元 / 100万トークン<br/>V3推論"]
        H["Nvidia Cloud比<br/>90%コスト削減"]
        I["20,000人以上の開発者<br/>エコシステム内"]
    end

    A --> B --> C
    D --> E --> F
    HW --> SW --> Market

    style HW fill:#e3f2fd
    style SW fill:#e8f5e9
    style Market fill:#fff3e0

9. 批判的評価：事実と予測

主張エビデンス状況評価
τ法則の枠組みIEEE ISCASで発表査読済み。堅固な基盤
381チップ量産Huawei開示妥当。複数製品ライン
LogicFolding 53.5%密度向上Kirin 2026データ未検証。2026年秋発売で実証予定
2031年までに1.4nm相当予測野心的。多層フォールディング次第
Ascend 910CがH100の80%独立推定アナリスト合意。DeepSeekが検証
CloudMatrix効率がH100超え公開ベンチマークMoE推論で競争力。学習格差は残る

主要リスク

  1. 製造：SMIC 7nm歩留まり（40〜50%）はTSMC（80%超）に遠く及ばない。EUVなしで7nm以下への微細化は厳しい経済性を伴う。

  2. メモリボトルネック：制裁下でのHBM3/HBM3e調達はほぼ不可能。CXMTの国産HBMはまだ初期段階。

  3. エコシステム格差：CANN/CUNNは機能する。CUDAではない。複雑なモデルに対する「1行のimport移行」という約束は楽観的すぎる。

  4. ダイ面積：Ascend 910Cのチップ面積はH100より約60%大きい。トランジスタあたりのアーキテクチャ効率は劣る。

  5. 市場アクセス：米国制裁によりAscendの市場は中国＋友好国（中東、ロシア、東南アジアの一部）に限定される。

10. 2030年への5つのシナリオ

  1. 収束：国産EUVの実現または制裁緩和によりHuaweiが追いつく。格差は1世代未満に縮小。

  2. 持続的分断：二つの並行エコシステム。中国は国内＋一帯一路を支配。西側はプレミアムグローバル市場を保持。

  3. 西側の独走：TSMCがGAA/CFETで1nmに到達。アーキテクチャでは補償不能。Huaweiは3世代以上後退。

  4. パラダイムシフト：τ法則の原理が業界全体に採用される。アーキテクチャ革新が主要レバーに。プロセスノードの重要性が低下。

  5. 完全デカップリング：完全分離。中国は5〜10年の遅れを代償に自給自足を達成。グローバルイノベーションは減速。

11. 追随者からルールメーカーへ

τ法則は単なる技術論文以上の意味を持つ：

  • 科学的貢献：ポスト・ムーア最適化のための査読済み枠組み
  • 工学的戦略：その原理の下ですでに381個の商用チップが製造済み
  • 地政学的シグナル：米国制裁は中国の半導体イノベーションを破壊するどころか、触媒となった
  • 業界への招待：UnifiedBus 2.0はオープンソース化

Ascend 910C — H100の約80%の性能を約10%のコストで — は、アーキテクチャの創意工夫がプロセスノードの不利を補償できることを証明した。910Dはその差を完全に埋めることを目指す。

今後5年間で得られる答えが、τ法則がムーアの法則に匹敵する歴史的意義を持つかどうかを決定する：

  • SMICは7nmで70%以上の歩留まりを達成し、5nmに進出できるか？
  • Kirin 2026はこの秋、LogicFoldingの約束を果たすか？
  • CANNはCUDAとのエコシステム格差を埋められるか？
  • 2031年の1.4nm相当目標は達成されるか？

一つだけすでに明らかなことがある：Huaweiは**追赶者（追随者）から规则制定者（ルールメーカー）**へとシフトした。

何庭波がISCAS 2026で語ったように：

「半導体業界の継続的な進歩を推進する鍵は、オープン性と協業にあると信じています。半導体進化の道筋において、単独の企業がすべての答えを独立して見つけることはできません。」

τ法則はHuaweiの回答だ。残りの業界は、その問いに関与するかどうかを今、決断する。

付録A：主要数式

時定数の分解

τtotal=τtransistor2+τcircuit2+τchip2+τsystem2\tau_{\text{total}} = \sqrt{\tau_{\text{transistor}}^2 + \tau_{\text{circuit}}^2 + \tau_{\text{chip}}^2 + \tau_{\text{system}}^2}

回路レベルのτ：

τcircuit=Rwire⋅Ctotal=ρ⋅LA⋅(ϵox⋅Atox+Cparasitic)\tau_{\text{circuit}} = R_{\text{wire}} \cdot C_{\text{total}} = \frac{\rho \cdot L}{A} \cdot \left(\epsilon_{\text{ox}} \cdot \frac{A}{t_{\text{ox}}} + C_{\text{parasitic}}\right)

LogicFoldingは $L$（配線長）を50〜90%短縮し、$\tau_{\text{circuit}}$ を直接的に減少させる。

トランジスタ密度等価式

ρeffective=ρphysical×(1+∑i=1nfi⋅ηi)\rho_{\text{effective}} = \rho_{\text{physical}} \times \left(1 + \sum_{i=1}^{n} f_i \cdot \eta_i\right)

Kirin 2026の場合（$n=2$, $f=0.55$, $\eta=0.95$）：

ρeffective=155×(1+0.55×0.95)≈238 MTr/mm2\rho_{\text{effective}} = 155 \times (1 + 0.55 \times 0.95) \approx 238 \text{ MTr/mm}^2

AI学習効率

Ttraining∝Nparams⋅DtokensPcompute⋅ηutilizationT_{\text{training}} \propto \frac{N_{\text{params}} \cdot D_{\text{tokens}}}{P_{\text{compute}} \cdot \eta_{\text{utilization}}}

Huaweiは $\eta_{\text{utilization}}$（利用率）をターゲットに — CloudMatrix上でMoEに対し90%超を達成（業界平均40〜60%）。

付録B：用語集

用語定義
τ（タウ）時定数 — 電子システムにおける信号伝搬の特性時間
LogicFolding回路層を垂直に積層して信号経路を短縮する3Dチップアーキテクチャ
UnifiedBus（灵衢）PCIe/NVLink/InfiniBandを置き換える統合データセンター相互接続プロトコル
CANNCompute Architecture for Neural Networks — HuaweiのAIソフトウェアスタック
CUNNAscend上のPyTorchモデル向けCUDA-to-CANN移行レイヤー
CloudMatrixAscend NPUを使用するHuaweiのAIスーパーコンピュータアーキテクチャ
SMIC N+2DUV露光装置を使用するSMICの7nm級プロセス
HBMHigh Bandwidth Memory — AIアクセラレータ用3D積層DRAM
MoEMixture of Experts — 条件付き計算を使用するニューラルネットワークアーキテクチャ
EUVExtreme Ultraviolet Lithography — 最先端のチップパターニング技術

References

  1. He Tingbo, “A Time Scaling Theory for Multi-Layer Electronic Systems,” IEEE ISCAS 2026, Shanghai.
  2. Huawei Official Newsroom, “Huawei Announces Tau (τ) Scaling Law,” May 25, 2026.
  3. Xinhua News Agency, “Huawei Unveils New Chip Design Approach,” May 26, 2026.
  4. DeepSeek / Huawei Cloud, “Serving Large Language Models on Huawei CloudMatrix384,” 2025.
  5. Morgan Stanley Research, “SMIC Advanced Node Yield Analysis,” September 2025.
  6. US Bureau of Industry and Security, “Export Control Guidance on PRC Advanced Computing ICs,” May 13, 2025.
  7. Hot Chips 31, “Huawei Da Vinci Architecture Deep Dive,” 2019.
  8. Wall Street Journal, “Huawei Tests Ascend 910D as Nvidia Alternative,” April 2025.
  9. 21st Century Business Herald, “Huawei Tau Law Analysis,” May 25, 2026.
  10. Futurum Group Research, “Does Huawei’s Tau Scaling Law Challenge Logic Leadership?” May 26, 2026.

IEEE論文、Huawei公式開示、新華社報道、金融アナリスト調査、技術文書に基づく。性能数値は現時点での最善の推定値であり、実際の結果はデプロイメントにより変動する。

最終更新: 2026年5月28日

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