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Lei Tau (τ) da Huawei: reescrevendo a escala de semicondutores sem litografia avançada

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Huawei
Semicondutores
Chips de IA
Lei de Moore
Subir
Nvidia
EUA-China
Mergulho profundo

Data: 28/05/2026 | Tempo de leitura: ~25 min

Semiconductor wafer under microscope

Resumo Executivo

Em 25 de maio de 2026, no IEEE ISCAS 2026 em Xangai, He Tingbo — presidente de negócios de semicondutores da Huawei — revelou a Lei de escalabilidade Tau (τ). É a primeira vez que uma empresa chinesa propõe um princípio orientador para a indústria global de semicondutores.

Na mesma semana, o Ascend 910C da Huawei — 800 TFLOPS FP16, aproximadamente 80% do H100 da Nvidia — está em produção em massa, alimentando implantações de IA em grande escala. O próximo Ascend 910D tem como objetivo superar o H100 de uma vez.

Duas coisas acontecendo ao mesmo tempo: uma nova estrutura teórica e chips sendo enviados em grande volume. Esta é a resposta dupla da Huawei às sanções dos EUA.

Este artigo cobre:

  • Fundamento matemático da Lei τ
  • LogicFolding — arquitetura de chip 3D sem litografia avançada
  • Benchmarks Ascend 910C/910D vs. Nvidia H100/H200
  • A escalada da guerra de chips EUA-China

1. A lei de Moore está fora de questão

Por 60 anos, a Lei de Moore governou a indústria: a contagem de transistores dobra a cada 18-24 meses por meio da miniaturização geométrica.

Essa era está terminando. Três paredes:

1.1 Física: Tunelamento Quântico

Abaixo de 3nm, as portas do transistor abrangem algumas dezenas de átomos de silício. Os elétrons fazem túnel através de barreiras isolantes. Resultado: vazamento incontrolável, excesso de calor, instabilidade.

O piso duro tem cerca de 1,5 nm. Os transistores convencionais param de funcionar abaixo disso.

1.2 Economia: A Muralha do Dinheiro

Nó de Processo Investimento fabuloso Custo de projeto por chip
28 nm ~$ 6 bilhões ~$ 50 milhões
7 nm ~$ 15 bilhões ~$ 200 milhões
3 nm ~US$ 20 bilhões US500milho~es–US 500 milhões – US 1 bilhão
2 nm ~$28B (projetado) >US$ 1 bilhão

Uma única fábrica de 3 nm custa quase US20bilho~es.UmafitaexcedeUS 20 bilhões. Uma fita excede US 100 milhões. Somente a TSMC e a Samsung podem se permitir a liderança. O motor económico que tornou a Lei de Moore auto-realizável está a falhar.

1.3 Desempenho: Retornos decrescentes

Em nós avançados, a potência de fuga domina a potência dinâmica. O custo por transistor parou de diminuir. Os ganhos de desempenho por watt diminuem a cada redução. A indústria precisa de um novo paradigma.

2. A Lei Tau (τ): Do Espaço ao Tempo

2.1 Princípio Fundamental

A Lei τ reformula o progresso dos semicondutores. Em vez de densidade espacial (transistores/mm²), ele otimiza a eficiência temporal — atraso de propagação do sinal em toda a pilha de computação.

τ (tau) é a constante de tempo na física. A Huawei o propõe como a meta de otimização universal para toda a hierarquia.

2.2 A matemática

τ=f(τtransistor,τcircuito,τchip,τsistema)\tau = f(\tau_{\text{transistor}}, \tau_{\text{circuito}}, \tau_{\text{chip}}, \tau_{\text{sistema}})

Onde:

  • τtransistor\tau_{\text{transistor}} — Atraso de comutação intrínseco (picossegundos)
  • τcircuit\tau_{\text{circuit}} — Atraso de propagação RC em caminhos críticos
  • τchip\tau_{\text{chip}} — Acesso à memória e latência de interconexão no chip
  • τsystem\tau_{\text{system}} — Mensagem ponta a ponta passando pelo datacenter

Este τ abrange aproximadamente 12 ordens de magnitude no tempo (picossegundos a segundos).

Escala geracional:

τn+1=τn\alfa\tau_{n+1} = \frac{\tau_n}{\alfa}

O fator de escala α depende da carga de trabalho — não é universal:

Tipo de carga de trabalho α (fator de escala anual)
Móvel com restrição de energia ~1,3×
Autônomo crítico para a segurança ~1,5×
Treinamento e inferência de IA ~10×

Para IA – onde o rendimento é igual à receita – a Lei τ permite uma melhoria anual de 10×. Muito além do que a geometria por si só poderia oferecer.

2.3 Por que τ funciona como uma métrica unificada

Do artigo ISCAS de He Tingbo “A Time Scaling Theory for Multi-Layer Electronic Systems”:

“Frequência, latência, largura de banda e rendimento — em todos os níveis, são governados por τ. Técnicos de processo, projetistas de circuitos e arquitetos de sistemas podem discutir a mesma quantidade usando as mesmas unidades.”

Uma métrica em quatro camadas. Essa é a chave. Anteriormente, cada disciplina otimizava métricas locais que não compunham.

2.4 A pilha de co-otimização de quatro camadas

flowchart TB
    subgraph System["System Layer"]
        direction TB
        UB["UnifiedBus 灵衢总线
Unified Memory Addressing
Native Memory Semantics"]
        NET["Hi-ONE Optical Interconnect
100–200m reach
~500× latency reduction"]
    end

    subgraph Chip["Chip Layer"]
        direction TB
        SW["Software-Architecture-Silicon
Full-Stack Co-Design"]
        ARCH["Workload-Driven Pipeline
Fine-Grained Data Flow Control"]
    end

    subgraph Circuit["Circuit Layer"]
        direction TB
        LF["LogicFolding
3D Vertical Integration"]
        RC["RC Optimization
Low-κ Dielectrics"]
    end

    subgraph Device["Device Layer"]
        direction TB
        TR["Transistor Engineering
GAA / Strain / High-κ Metal Gate"]
        PAR["Parasitic R & C Reduction
Interconnect Optimization"]
    end

    Device --> Circuit --> Chip --> System

    style System fill:#e1f5fe
    style Chip fill:#f3e5f5
    style Circuit fill:#e8f5e9
    style Device fill:#fff3e0
Camada Meta de otimização Técnicas Chave
Dispositivo Minimizar τ_transistor Melhoria da mobilidade, engenharia de tensão, GAA, redução de R/C parasita
Circuito Minimizar o atraso RC LogicFolding (empilhamento 3D), dielétricos de baixo κ, fiação de caminho crítico mais curta
Ficha Minimize computação + memória τ Co-design de arquitetura de software e silício, pipeline orientado por carga de trabalho
Sistema Minimizar mensagem ponta a ponta τ UnifiedBus (灵衢), interconexões ópticas, endereçamento de memória unificado

3. LogicFolding: 3D sem EUV### 3.1 Dos subúrbios aos arranha-céus

LogicFolding é a joia da coroa. Ele transforma a forma como os circuitos são dispostos.

2D tradicional: todos os componentes em um plano plano. Os sinais percorrem longas distâncias laterais. Congestionamento em caminhos críticos. Energia desperdiçada transportando dados pela matriz.

LogicFolding: empilha circuitos planares verticalmente. Como trocar um subúrbio térreo por um arranha-céu com elevadores expressos. Os sinais percorrem distâncias mais curtas. Cargas resistivas e capacitivas mais baixas. Mais rápido τ.

graph LR
    subgraph Traditional["Traditional 2D Layout"]
        direction LR
        A["Block A
(top-left)"] ---|"Long wire
High R, High C
Slow τ"| B["Block B
(bottom-right)"]
    end

    subgraph LogicFolding["LogicFolding 3D Layout"]
        direction TB
        A2["Block A
(Layer 1)"]
        B2["Block B
(Layer 2)"]
        A2 -.->|"Short via
Low R, Low C
Fast τ"| B2
    end

    style Traditional fill:#ffebee
    style LogicFolding fill:#e8f5e9

3.2 Kirin 2026: Primeira prova

A Huawei demonstrou o LogicFolding no próximo processador móvel Kirin 2026:

Métrica Kirin 2025 (2D) Kirin 2026 (LogicFolding) Melhoria
Densidade do Transistor 155 MTr/mm² 238 MTr/mm² +53,5%
Frequência principal de desempenho ~2,6 GHz 3,1GHz +19%
Eficiência Energética Linha de base +41% +41%
Processo SMIC 7nm SMIC 7nm (mesmo nó) —

O mesmo fabuloso. Mesmo nó. Ganho de densidade de 53,5%. São três anos de dimensionamento geométrico tradicional em uma única etapa – alcançado apenas através da arquitetura.

3.3 Roteiro Kirin para 2031

timeline
    title Kirin Chip Roadmap Under the τ Law
    2026 (Fall) : Kirin 2026 debuts LogicFolding : 3.10 GHz, 238 MTr/mm² : First 2-layer folding
    2027 : Kirin 2027 : 3.39 GHz, enhanced folding
    2028 : Kirin 2028 : 3.71 GHz, multi-layer folding
    2029 : Kirin 2029 : >4.00 GHz, full-scale 3D
    2031 : Target: 1.4nm-equivalent density : ~600+ MTr/mm² projected

Até 2031, a Huawei projeta uma densidade equivalente a um processo de 1,4 nm – alcançada através da inovação arquitetónica e não da contração litográfica.

4. Ascend 910C/910D vs.

τ A lei é um jogo longo. A ofensiva de curto prazo está sendo lançada agora.

4.1 Especificações

Especificação Ascender 910C Nvidia H100 SXM Nvidia H20 (China)
Nó de Processo SMIC 7 nm N+2 TSMC 4N (5nm) TSMC 4N (5nm)
Transistores 53 bilhões ~80 bilhões ~80 bilhões
Arquitetura Da Vinci (dado duplo) Funil Funil
FP16/BF16 ~752 TFLOPS 989 TFLOPS 296 TFLOPS
8º PQ 1.504 TFLOPS 1.979 TFLOPS 592 TFLOPS
INT8 1.504 TOPOS 3.958 TOPOS 592 TOPOS
Memória 128GB HBM2e 80GB HBM3 96GB HBM3
Largura de banda de memória 3,2 TB/s 3,35 TB/s 4,0 TB/s
TDP ~310–500W 700W 400W
Interconectar HCCS (392 GB/s) NVLink 4 (900 GB/s) NVLink 4 (900 GB/s)
versus H100 ~76–81% 100% (linha de base) ~30%
Área de lógica de chips ~1,6× H100 Linha de base Linha de base
Conteúdo Nacional >90% N/A N/A
Preço Unitário (Est.) ~$2.500–3.000 ~$25.000–30.000 ~US$ 12.000–15.000

4.2 Onde o 910C vence e onde fica

Vitórias:

  • 128 GB de memória versus 80 GB do H100 — é importante para inferência de modelos grandes
  • Custo: cerca de 10× mais barato
  • Cootimização software-hardware: estrutura CANN + supernós CloudMatrix aumentam a eficiência de inferência acima das especificações brutas

Atrasos:

  • Eficiência da arquitetura: área da matriz lógica ~60% maior que H100 para desempenho semelhante
  • Largura de banda de memória: um pouco atrás (3,2 vs. 3,35 TB/s) — gargalo para treinamento
  • Ecossistema: CANN/CUNN vs. CUDA — lacuna significativa em ferramentas e bibliotecas
  • Cargas de trabalho de treinamento: menos otimizadas para treinamento sustentado

4.3 CloudMatrix 384: Super Nó

graph TB
    subgraph CM["CloudMatrix 384 Super Node"]
        direction TB
        subgraph NPUs["Compute Layer (384× Ascend 910C)"]
            NPU1["NPU 1"]
            NPU2["NPU 2"]
            NPU3["..."]
            NPU4["NPU 384"]
        end

        subgraph Network["Three-Plane Network Architecture"]
            UB["UB Plane
Scale-Up All-to-All
392 GB/s per NPU"]
            RDMA["RDMA Plane
Scale-Out RoCE
200 Gbps per NPU"]
            VPC["VPC Plane
Management & Storage"]
        end

        subgraph CPU["Kunpeng CPU Layer"]
            CPU1["Kunpeng 920"]
        end
    end

    NPUs --> UB
    NPUs --> RDMA
    NPUs --> VPC
    CPU1 --> UB

    style CM fill:#e3f2fd
    style Network fill:#f1f8e9

CloudMatrix 384 — 384 NPUs Ascend 910C — oferece:

  • Taxa de transferência de pré-preenchimento: 6.688 tokens/s por NPU
  • Taxa de transferência: 1.943 tokens/s por NPU (<50ms TPOT)
  • Compute efficiency: 4.45 tok/s/TFLOPS prefill, 1.29 tok/s/TFLOPS decode

These efficiency numbers exceed optimized H100 deployments (3.75 and 1.10). Full-stack co-optimization at work.

4.4 Ascend 910D: Going for the Lead

Specification Ascend 910D (Projected) Nvidia H100 Nvidia B200
Process SMIC 7nm N+2 (enhanced) TSMC 5nm TSMC 4nm
FP16 1,000+ TFLOPS 989 TFLOPS ~2,250 TFLOPS
Memory 192 GB HBM3 80 GB HBM3 192 GB HBM3e
TDP ~350–450W 700W 1,000W
Target Surpass H100 Baseline Next-gen

910D in sampling with ByteDance, Baidu, Alibaba, and China Mobile. Mass production expected late 2025.

%%IMG11%%

5. The Geopolitical Layer: Sanctions vs. Resilience

5.1 Escalation Timeline

%%CB5%%

On May 13, 2025, BIS issued unprecedented guidance:

“O uso dos processadores Ascend da Huawei (910B, 910C, 910D) em qualquer lugar do mundo sem licença constitui uma violação dos controles de exportação dos EUA.”

Jurisdição extraterritorial sobre qualquer uso de chips de IA da Huawei em todo o mundo.

5.2 Cadeia de suprimentos à prova de sanções da Huawei

Componente Fornecedor Nacional Estado
Projeto de chips Huawei HiSilicon 100%
Fundição (7nm) SMIC Produção ativa
Embalagem Avançada JCET/Tongfu Micro >80%
Memória HBM CXMT/YMTC (HBM2e) Em desenvolvimento
Ferramentas EDA Huawei + EDA doméstico ~40%
Fotorresistente JSR China / doméstico Amadurecimento
Estrutura de IA CANN/MindSpore Alternativa funcional CUDA

Números principais: 90%+ localização de chip para Ascend 910C

  • 381 chips projetados sob os princípios τ ao longo de 6 anos
  • Rendimentos SMIC 7nm N+2: ~20% (2024) → 40–50% (2025)
  • Produção mensal: aproximadamente 2,6 mil wafers para Ascend

5.3 Mapa de Partes Interessadas

graph TB
    subgraph US["United States"]
        BIS["BIS / Commerce Dept"]
        Nvidia["Nvidia"]
        AMD["AMD"]
        Intel["Intel"]
    end

    subgraph China["China"]
        Huawei["Huawei / HiSilicon"]
        SMIC["SMIC"]
        CXMT["CXMT / YMTC"]
        DeepSeek["DeepSeek / ByteDance / Baidu"]
    end

    subgraph Allies["US Allies"]
        TSMC["TSMC (Taiwan)"]
        ASML["ASML (Netherlands)"]
        Samsung["Samsung (Korea)"]
        Tokyo["Tokyo Electron (Japan)"]
    end

    BIS -->|"Export Controls"| Huawei
    BIS -->|"Equipment Bans"| SMIC
    Nvidia -->|"H100/H200/B200"| TSMC
    Huawei -->|"Chip Orders"| SMIC
    SMIC -->|"7nm Production"| Huawei
    DeepSeek -->|"AI Inference Demand"| Huawei
    ASML -->|"EUV Equipment"| TSMC
    ASML -.->|"Blocked"| SMIC
    TSMC -.->|"Cut Off"| Huawei

    style Huawei fill:#ffebee
    style SMIC fill:#fff3e0
    style BIS fill:#e3f2fd

6. UnifiedBus (灵衢): Um protocolo para o datacenter

Uma parte crítica, mas pouco discutida, da Lei τ: UnifiedBus.

6.1 O problema da Torre de Babel

As atuais interconexões de datacenters são uma colcha de retalhos:

  • PCIe para chip a chip
  • NVLink/CXL para pool de memória GPU
  • InfiniBand/RoCE para servidor a servidor
  • Ethernet para gerenciamento

Cada tradução adiciona uma sobrecarga de 500–1000× sobre o atraso da transmissão bruta.

Recurso Tradicional Ônibus Unificado
Pilha de protocolos Múltiplo (PCIe + NVLink + IB + Eth) Pilha unificada única
Modelo de memória Baseado em DMA, mediado por driver Semântica da memória nativa
Latência (rack a rack) ~10–50 μs ~1–5 μs
Alcance Físico Cobre: ​​~2m Óptico: 100–200m
Modelo de Recursos Dotação fixa ** Poolização total **
Failover Segundos Subsegundo 
graph LR
    subgraph Traditional["Traditional Multi-Protocol Stack"]
        direction TB
        APP1["Application"]
        DRV1["Drivers"]
        PCIe["PCIe Layer"]
        NVLink["NVLink Layer"]
        IB["InfiniBand"]
        ETH["Ethernet"]
        APP1 --> DRV1 --> PCIe
        DRV1 --> NVLink
        DRV1 --> IB
        DRV1 --> ETH
    end

    subgraph UB["UnifiedBus Single Stack"]
        direction TB
        APP2["Application"]
        UBL["UnifiedBus Layer"]
        PHY["Universal Physical Layer
(Copper + Optical)"]
        APP2 --> UBL --> PHY
    end

    style Traditional fill:#ffebee
    style UB fill:#e8f5e9

Mais de 300 supernós Atlas 900 fornecidos no UnifiedBus 1.0 desde março de 2025. A especificação UnifiedBus 2.0 é código aberto.

7. Impacto no mercado

7.1 Movimentos de ações (26 de maio de 2026)

Empresa Alterar
SMIC +17–19%
Semicondutor Hua Hong +20%
JCET +12%
Tecnologia Naura +15%
Nvidia -2,3%

7.2 O que os analistas estão dizendo

Grupo Futurum (otimista):

“A Lei de Escala Tau e o LogicFolding marcam a tentativa mais ambiciosa da China de redefinir o progresso dos semicondutores em seus próprios termos.”

Omdia / The Register (cético):

“As afirmações da Huawei são mais de marca do que inovadoras. LogicFolding é uma inovação de design, mas fabricar chips com desempenho em um determinado nível e realmente construir milhões com rendimento aceitável são problemas diferentes.”

虎嗅 / Huxiu (equilibrado):

“A Lei Tau não é凭空出现的. Da Nvidia à TSMC, da AMD à SK Hynix, toda a indústria vem explorando essa direção há uma década. A contribuição da Huawei é formalizar essa exploração em uma estrutura clara — o primeiro princípio sistemático de uma empresa chinesa.”

7.3 Cenário Competitivo

quadrantChart
    title AI Chip Competitive Landscape (2026)
    x-axis Low Ecosystem Maturity --> High Ecosystem Maturity
    y-axis Low Raw Performance --> High Raw Performance
    quadrant-1 Niche Players
    quadrant-2 Market Leaders
    quadrant-3 Emerging Challengers
    quadrant-4 Performance Specialists
    "Nvidia H100/B200": [0.95, 0.95]
    "Nvidia H20": [0.90, 0.30]
    "Huawei Ascend 910C": [0.35, 0.75]
    "Huawei Ascend 910D": [0.40, 0.90]
    "AMD MI300X": [0.70, 0.85]
    "Intel Gaudi 3": [0.60, 0.70]
    "Google TPU v5": [0.55, 0.80]
    "Amazon Trainium2": [0.50, 0.65]

8. A conexão DeepSeek

DeepSeek – o laboratório chinês de IA cujos modelos R1 e V3 revolucionaram a economia global do LLM – executa uma capacidade de inferência significativa no CloudMatrix da Huawei.

8.1 Economia de Inferência

Métrica DeepSeek no Ascend 910C DeepSeek na Nvidia H800
Custo de inferência (V3) ~1 CNY / 1 milhão de tokens ~7 CNY / tokens de 1 milhão
Custo de inferência (R1) ~4 CNY / tokens de 1 milhão ~20+ CNY/1 milhão de tokens
Eficiência de pré-preenchimento 4,45 tok/s/TFLOPS 3,96 tok/s/TFLOPS
Eficiência de decodificação 1,29 tok/s/TFLOPS 1,17 tok/s/TFLOPS

Vantagem de custo de 10× para inferência. Quando o software é co-otimizado para hardware – kernels CANN, CUNN, operadores personalizados – a lacuna efetiva diminui drasticamente.

8.2 Sinergia Full Stack

flowchart LR
    subgraph HW["Huawei Hardware Stack"]
        A["Ascend 910C/910D
NPU"]
        B["CloudMatrix 384
Super Node"]
        C["UnifiedBus
Interconnect"]
    end

    subgraph SW["Software Stack"]
        D["CANN / CUNN
CUDA Alternative"]
        E["MindSpore / PyTorch
Framework"]
        F["DeepSeek R1/V3
Optimized Models"]
    end

    subgraph Market["Market Impact"]
        G["1 CNY / 1M tokens
V3 Inference"]
        H["90% Cost Reduction
vs. Nvidia Cloud"]
        I["20,000+ Developers
in Ecosystem"]
    end

    A --> B --> C
    D --> E --> F
    HW --> SW --> Market

    style HW fill:#e3f2fd
    style SW fill:#e8f5e9
    style Market fill:#fff3e0

9. Avaliação crítica: o que é real, o que é projeção

Reivindicação Status da evidência Avaliação
τ Enquadramento jurídico Publicado no IEEE ISCAS Revisado por pares; base sólida
381 chips produzidos em massa Divulgação da Huawei Plausível; múltiplas linhas de produtos
LogicFolding ganho de densidade de 53,5% Dados Kirin 2026 Não verificado; lançamento no outono de 2026 será validado
Equivalente a 1,4 nm até 2031 Projeção Ambicioso; depende da dobragem multicamadas
Ascender 910C a 80% do H100 Estimativas independentes Consenso dos analistas; validado por DeepSeek
Eficiência CloudMatrix > H100 Benchmarks publicados Competitivo para inferência do MoE; lacuna de formação permanece

Principais riscos

  1. Fabricação: rendimentos SMIC 7nm (40–50%) muito abaixo do TSMC (>80%). Sem EUV, avançar para menos de 7 nm é uma economia brutal.

  2. Gargalo de memória: HBM3/HBM3e quase impossível de obter sob sanções. CXMT HBM doméstico ainda em estágio inicial.

  3. Lacuna no ecossistema: CANN/CUNN está funcional. Não CUDA. A promessa de migração da “importação de uma linha” é optimista para modelos complexos.

  4. Área da matriz: Área do chip Ascend 910C ~60% maior que H100. A arquitetura é menos eficiente por transistor.

  5. Acesso ao mercado: Limite de sanções dos EUA Ascensão à China + mercados amigáveis ​​(Oriente Médio, Rússia, partes do Sudeste Asiático).

10. Para onde isso vai: cinco cenários para 2030

  1. Convergência: a Huawei recupera o atraso por meio de EUV doméstico ou flexibilização de sanções. A lacuna se aproxima de <1 generation.

  2. Sustained Bifurcation: Two parallel ecosystems. China dominates domestic + Belt & Road. West holds premium global market.

  3. Western Pull-Ahead: TSMC hits 1nm with GAA/CFET. Architecture can’t compensate. Huawei falls 3+ generations behind.

  4. Paradigm Shift: τ Law principles gain industry-wide adoption. Architectural innovation becomes primary lever. Process node matters less.

  5. Full Decoupling: Complete split. China achieves self-sufficiency at cost of 5–10 year delay. Global innovation slows.

11. A Rule-Maker, Not a Follower

The τ Law is more than a technical paper:

  • Scientific contribution: peer-reviewed framework for post-Moore optimization
  • Engineering strategy: 381 commercial chips already produced under its principles
  • Geopolitical signal: US sanctions catalyzed rather than crippled Chinese semiconductor innovation
  • Industry invitation: UnifiedBus 2.0 is open-sourced

The Ascend 910C — ~80% of H100 performance at ~10% of the cost — proves architectural ingenuity can compensate for process node disadvantage. The 910D aims to close the gap entirely.

Answers we get over the next five years will determine whether the τ Law rivals Moore’s Law in historical significance:

  • Can SMIC hit 70%+ yields at 7nm and push into 5nm?
  • Will Kirin 2026 deliver on LogicFolding this fall?
  • Can CANN close the ecosystem gap with CUDA?
  • Will the 1.4nm-equivalent target for 2031 be achieved?

One thing is already clear: Huawei has shifted from %%EM16%% (follower) to %%EM17%% (rule-maker).

As He Tingbo said at ISCAS 2026:

“Acreditamos que a abertura e a colaboração são fundamentais para impulsionar o progresso contínuo na indústria de semicondutores. Nenhuma empresa pode encontrar de forma independente todas as respostas ao longo do caminho da evolução dos semicondutores.”

A Lei τ é a resposta da Huawei. O resto da indústria decide agora se vai abordar a questão.

Apêndice A: Fórmulas Chave

Decomposição da Constante de Tempo

τtotal=τtransistor2+τcircuit2+τchip2+τsistema2\tau_{\text{total}} = \sqrt{\tau_{\text{transistor}}^2 + \tau_{\text{circuit}}^2 + \tau_{\text{chip}}^2 + \tau_{\text{sistema}}^2}

Nível de circuito τ:

τcircuito=Rwire⋅Ctotal=ρ⋅LA⋅(ϵox⋅Atox+Cparasita)\tau_{\text{circuito}} = R_{\text{wire}} \cdot C_{\text{total}} = \frac{\rho \cdot L}{A} \cdot \left(\epsilon_{\text{ox}} \cdot \frac{A}{t_{\text{ox}}} + C_{\text{parasita}}\right)

LogicFolding reduz LL (comprimento do fio) em 50–90%, diminuindo diretamente τcircuit\tau_{\text{circuit}}.

Equivalência de densidade do transistor

ρefetivo=ρfıˊsico×(1+∑i=1nfi⋅ηi)\rho_{\text{efetivo}} = \rho_{\text{físico}} \times \left(1 + \sum_{i=1}^{n} f_i \cdot \eta_i\right)

Para Kirin 2026 (n=2n=2, f=0,55f=0,55, η=0,95\eta=0,95):

ρefetivo=155×(1+0,55×0,95)\aproximadamente238 MTr/mm2\rho_{\text{efetivo}} = 155 \times (1 + 0,55 \times 0,95) \aproximadamente 238 \text{ MTr/mm}^2

Eficiência de treinamento de IA

Ttreinamento∝Nparams⋅DtokensPcompute⋅ηutilizac¸a˜oT_{\text{treinamento}} \propto \frac{N_{\text{params}} \cdot D_{\text{tokens}}}{P_{\text{compute}} \cdot \eta_{\text{utilização}}}

A Huawei tem como meta ηutilizac¸a˜o\eta_{\text{utilização}} — alcançando >90% no CloudMatrix para MoE em comparação com a média da indústria de 40–60%.

Apêndice B: Glossário

Prazo Definição
τ (tau) Constante de tempo — tempo característico para propagação do sinal através de um sistema eletrônico
Dobramento Lógico Arquitetura de chip 3D empilhando camadas de circuito verticalmente para encurtar caminhos de sinal
UnifiedBus (灵衢) Protocolo unificado de interconexão de datacenter substituindo PCIe/NVLink/InfiniBand
PODE Arquitetura de computação para redes neurais — pilha de software de IA da Huawei
CONN Camada de migração CUDA para CANN para modelos PyTorch no Ascend
CloudMatrix Arquitetura de supercomputador AI da Huawei usando NPUs Ascend
SMIC N+2 Processo de classe 7nm da SMIC usando litografia DUV
HBM Memória de alta largura de banda — DRAM empilhada em 3D para aceleradores de IA
MoE Mistura de especialistas — arquitetura de redes neurais usando computação condicional
EUV Litografia Ultravioleta Extrema — a mais avançada tecnologia de padronização de chips

Referências

  1. He Tingbo, “Uma Teoria de Escala de Tempo para Sistemas Eletrônicos Multicamadas,” IEEE ISCAS 2026, Xangai.
  2. Redação oficial da Huawei, “Huawei anuncia lei de escala Tau (τ),” 25 de maio de 2026.
  3. Agência de Notícias Xinhua, “Huawei revela nova abordagem de design de chips,” 26 de maio de 2026.
  4. DeepSeek/Huawei Cloud, “Servindo modelos de linguagem grande no Huawei CloudMatrix384,” 2025.
  5. Morgan Stanley Research, “SMIC Advanced Node Yield Analysis,” setembro de 2025.
  6. Departamento de Indústria e Segurança dos EUA, “Orientação de Controle de Exportação sobre ICs de Computação Avançada da RPC,” 13 de maio de 2025.
  7. Hot Chips 31, “Aprofundamento da Arquitetura Huawei Da Vinci,” 2019.
  8. Wall Street Journal, “Huawei testa Ascend 910D como alternativa da Nvidia,” abril de 2025.
  9. 21st Century Business Herald, “Huawei Tau Law Analysis,” 25 de maio de 2026.
  10. Pesquisa do Grupo Futurum, “A Lei de Dimensionamento de Tau da Huawei desafia a liderança lógica?” 26 de maio de 2026.

Compilado a partir de publicações do IEEE, divulgações oficiais da Huawei, relatórios da Xinhua, pesquisas de analistas financeiros e documentação técnica. Os números de desempenho são as melhores estimativas disponíveis; os resultados reais variam de acordo com a implantação.

Última atualização: 28 de maio de 2026

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