needhelp
← Back to blog

Закон Тау (τ) от Huawei: Переписывая закон масштабирования полупроводников без передовой литографии

by needhelp
Huawei
Полупроводники
AI-чипы
Закон Мура
Ascend
Nvidia
США-Китай
Deep Dive

Дата: 28.05.2026 | Время чтения: ~25 мин

Полупроводниковая пластина под микроскопом

Executive Summary

25 мая 2026 года на IEEE ISCAS 2026 в Шанхае Хэ Тинбо (He Tingbo) — президент полупроводникового подразделения Huawei — представила Закон масштабирования Тау (τ Scaling Law). Первый случай, когда китайская компания предложила направляющий принцип для мировой полупроводниковой индустрии.

На той же неделе Ascend 910C от Huawei — 800 TFLOPS FP16, примерно 80% от Nvidia H100 — уже в серийном производстве и обслуживает крупные AI-развёртывания. Грядущий Ascend 910D нацелен на прямое превосходство над H100.

Два события одновременно: новая теоретическая рамка — и чипы, отгружаемые в объёмах. Это двухвекторный ответ Huawei на санкции США.

В статье:

  • Математические основы закона Тау
  • LogicFolding — 3D-архитектура чипов без передовой литографии
  • Ascend 910C/910D против Nvidia H100/H200: бенчмарки
  • Эскалация чиповой войны США и Китая

1. Закон Мура упёрся в стену

60 лет закон Мура управлял индустрией: количество транзисторов удваивается каждые 18–24 месяца за счёт геометрической миниатюризации.

Эта эпоха заканчивается. Три стены:

1.1 Физика: квантовое туннелирование

Ниже 3 нм затвор транзистора — считанные десятки атомов кремния. Электроны туннелируют через изолирующие барьеры. Результат: неконтролируемые утечки, избыточное тепло, нестабильность.

Жёсткий физический предел — около 1.5 нм. Ниже обычные транзисторы перестают работать.

1.2 Экономика: денежная стена

ТехпроцессИнвестиции в фабрикуСтоимость дизайна на чип
28 нм~$6 млрд~$50 млн
7 нм~$15 млрд~$200 млн
3 нм~$20 млрд$500 млн – $1 млрд
2 нм~$28 млрд (прогноз)>$1 млрд

Одна 3-нм фабрика стоит почти $20 миллиардов. Один tape-out (запуск в производство) — более $100 миллионов. Только TSMC и Samsung могут позволить себе передний край. Экономический двигатель, делавший закон Мура самоисполняющимся пророчеством, глохнет.

1.3 Производительность: убывающая отдача

На передовых узлах (техпроцессах) токи утечки доминируют над динамическим энергопотреблением. Стоимость одного транзистора перестала снижаться. Прирост «производительность-на-ватт» сжимается с каждым новым шагом. Индустрии нужна новая парадигма.

2. Закон Тау (τ): от пространства ко времени

2.1 Основной принцип

Закон Тау переопределяет прогресс в полупроводниках. Вместо пространственной плотности (транзисторов/мм²) он оптимизирует временну́ю эффективность — задержку распространения сигнала через весь вычислительный стек.

τ (тау) — временна́я константа (time constant) в физике. Huawei предлагает её как универсальную цель оптимизации для всей иерархии.

2.2 Математика

τ=f(τtransistor,τcircuit,τchip,τsystem)\tau = f(\tau_{\text{transistor}}, \tau_{\text{circuit}}, \tau_{\text{chip}}, \tau_{\text{system}})

Где:

  • $\tau_{\text{transistor}}$ — Внутренняя задержка переключения транзистора (пикосекунды)
  • $\tau_{\text{circuit}}$ — RC-задержка распространения на критических путях
  • $\tau_{\text{chip}}$ — Задержка доступа к памяти и межсоединений на кристалле
  • $\tau_{\text{system}}$ — Сквозная передача сообщений через дата-центр

Этот τ охватывает ~12 порядков величины по времени (от пикосекунд до секунд).

Масштабирование между поколениями:

τn+1=τnα\tau_{n+1} = \frac{\tau_n}{\alpha}

Коэффициент масштабирования α зависит от нагрузки — он не универсален:

Тип нагрузкиα (годовой коэффициент)
Мобильные, ограниченные по мощности~1.3×
Автономные системы, критичные к безопасности~1.5×
Обучение и инференс AI~10×

Для AI — где throughput (пропускная способность) равен выручке — закон Тау обеспечивает 10× годовое улучшение. Намного больше, чем одна лишь геометрия могла бы дать.

2.3 Почему τ работает как единая метрика

Из доклада Хэ Тинбо на ISCAS: “A Time Scaling Theory for Multi-Layer Electronic Systems”:

«Частота, задержка, пропускная способность и throughput — на каждом уровне всё это определяется τ. Технологи процессов, разработчики схем и системные архитекторы могут обсуждать одну и ту же величину в одних и тех же единицах.»

Одна метрика на четыре слоя. В этом суть. Раньше каждая дисциплина оптимизировала локальные метрики, которые не складывались.

2.4 Четырёхуровневый стек совместной оптимизации

flowchart TB
    subgraph System["Системный уровень"]
        direction TB
        UB["UnifiedBus 灵衢总线<br/>Единая адресация памяти<br/>Нативная семантика памяти"]
        NET["Hi-ONE Optical Interconnect<br/>Дальность 100–200 м<br/>Снижение задержки ~500×"]
    end

    subgraph Chip["Уровень чипа"]
        direction TB
        SW["Software-Architecture-Silicon<br/>Полностековое совместное проектирование"]
        ARCH["Workload-Driven Pipeline<br/>Тонкое управление потоком данных"]
    end

    subgraph Circuit["Уровень схем"]
        direction TB
        LF["LogicFolding<br/>3D-вертикальная интеграция"]
        RC["RC-оптимизация<br/>Диэлектрики с низким κ"]
    end

    subgraph Device["Уровень устройств"]
        direction TB
        TR["Транзисторная инженерия<br/>GAA / Strain / High-κ Metal Gate"]
        PAR["Снижение паразитных R и C<br/>Оптимизация межсоединений"]
    end

    Device --> Circuit --> Chip --> System

    style System fill:#e1f5fe
    style Chip fill:#f3e5f5
    style Circuit fill:#e8f5e9
    style Device fill:#fff3e0
УровеньЦель оптимизацииКлючевые техники
DeviceМинимизация τ_transistorПовышение подвижности, strain engineering, GAA, снижение паразитных R/C
CircuitМинимизация RC-задержкиLogicFolding (3D-укладка), low-κ диэлектрики, короткие критических пути
ChipМинимизация τ вычислений + памятиСовместное проектирование софта, архитектуры и кремния; пайплайн под нагрузку
SystemМинимизация сквозного τ сообщенийUnifiedBus (灵衢), оптические межсоединения, единая адресация памяти

3. LogicFolding: 3D без EUV

3.1 От пригорода к небоскрёбу

LogicFolding — главная жемчужина. Меняет способ компоновки схем.

Традиционная 2D-компоновка: все компоненты на плоскости. Сигналы проходят длинные расстояния. Заторы на критических путях. Энергия тратится на пересылку данных через кристалл.

LogicFolding: укладывает планарные схемы вертикально. Как заменить одноэтажный пригород на высотку с экспресс-лифтами. Сигналы проходят короче. Меньше резистивные и ёмкостные нагрузки. Быстрее τ.

graph LR
    subgraph Traditional["Традиционная 2D-компоновка"]
        direction LR
        A["Блок A<br/>(верх-лево)"] ---|"Длинный провод<br/>Высокое R, высокая C<br/>Медленный τ"| B["Блок B<br/>(низ-право)"]
    end

    subgraph LogicFolding["LogicFolding 3D-компоновка"]
        direction TB
        A2["Блок A<br/>(Слой 1)"]
        B2["Блок B<br/>(Слой 2)"]
        A2 -.->|"Короткая via<br/>Низкое R, низкая C<br/>Быстрый τ"| B2
    end

    style Traditional fill:#ffebee
    style LogicFolding fill:#e8f5e9

3.2 Kirin 2026: первое доказательство

Huawei продемонстрировала LogicFolding в грядущем мобильном процессоре Kirin 2026:

ПоказательKirin 2025 (2D)Kirin 2026 (LogicFolding)Улучшение
Плотность транзисторов155 MTr/мм²238 MTr/мм²+53.5%
Частота ядер произв-сти~2.6 ГГц3.1 ГГц+19%
ЭнергоэффективностьБазовая+41%+41%
ТехпроцессSMIC 7 нмSMIC 7 нм (тот же узел)—

Та же фабрика. Тот же техпроцесс. +53.5% плотности. Это три года традиционного геометрического масштабирования за один шаг — достигнуто исключительно архитектурой.

3.3 Дорожная карта Kirin до 2031

timeline
    title Дорожная карта чипов Kirin по закону Тау
    2026 (Осень) : Kirin 2026 — дебют LogicFolding : 3.10 ГГц, 238 MTr/мм² : Первое 2-слойное сложение
    2027 : Kirin 2027 : 3.39 ГГц, улучшенное сложение
    2028 : Kirin 2028 : 3.71 ГГц, многослойное сложение
    2029 : Kirin 2029 : >4.00 ГГц, полномасштабное 3D
    2031 : Цель: плотность, эквивалентная 1.4 нм : ~600+ MTr/мм² прогноз

К 2031 году Huawei прогнозирует плотность, эквивалентную техпроцессу 1.4 нм — достигнутую через архитектурные инновации, а не литографическое сжатие.

4. Ascend 910C/910D против Nvidia H100

Закон Тау — долгая игра. Ближнее наступление отгружается прямо сейчас.

4.1 Спецификации

СпецификацияAscend 910CNvidia H100 SXMNvidia H20 (Китай)
ТехпроцессSMIC 7 нм N+2TSMC 4N (5 нм)TSMC 4N (5 нм)
Транзисторов53 млрд~80 млрд~80 млрд
АрхитектураDa Vinci (dual-die)HopperHopper
FP16/BF16~752 TFLOPS989 TFLOPS296 TFLOPS
FP81 504 TFLOPS1 979 TFLOPS592 TFLOPS
INT81 504 TOPS3 958 TOPS592 TOPS
Память128 GB HBM2e80 GB HBM396 GB HBM3
Пропускная способность памяти3.2 TB/s3.35 TB/s4.0 TB/s
TDP~310–500W700W400W
ИнтерконнектHCCS (392 GB/s)NVLink 4 (900 GB/s)NVLink 4 (900 GB/s)
против H100~76–81%100% (база)~30%
Площадь логики~1.6× H100БазаБаза
Отечеств. компоненты>90%Н/ДН/Д
Цена (оценка)~$2 500–3 000~$25 000–30 000~$12 000–15 000

4.2 Где 910C выигрывает, где отстаёт

Выигрывает:

  • 128 GB памяти против 80 GB у H100 — критично для инференса больших моделей
  • Стоимость: примерно в 10 раз дешевле
  • Совместная оптимизация софта и железа: фреймворк CANN + суперузлы CloudMatrix поднимают эффективность инференса выше «сырых» спецификаций

Отстаёт:

  • Эффективность архитектуры: площадь логического кристалла ~на 60% больше, чем H100, при сравнимой производительности
  • Пропускная способность памяти: чуть ниже (3.2 против 3.35 TB/s) — узкое место для обучения
  • Экосистема: CANN/CUNN против CUDA — значительный разрыв в инструментарии и библиотеках
  • Обучающие нагрузки: хуже оптимизированы для длительного обучения

4.3 CloudMatrix 384: суперузел

graph TB
    subgraph CM["CloudMatrix 384 Super Node"]
        direction TB
        subgraph NPUs["Вычислительный слой (384× Ascend 910C)"]
            NPU1["NPU 1"]
            NPU2["NPU 2"]
            NPU3["..."]
            NPU4["NPU 384"]
        end

        subgraph Network["Трёхплоскостная сетевая архитектура"]
            UB["UB Plane<br/>Scale-Up All-to-All<br/>392 GB/s на NPU"]
            RDMA["RDMA Plane<br/>Scale-Out RoCE<br/>200 Gbps на NPU"]
            VPC["VPC Plane<br/>Управление и хранение"]
        end

        subgraph CPU["Слой Kunpeng CPU"]
            CPU1["Kunpeng 920"]
        end
    end

    NPUs --> UB
    NPUs --> RDMA
    NPUs --> VPC
    CPU1 --> UB

    style CM fill:#e3f2fd
    style Network fill:#f1f8e9

CloudMatrix 384 — 384 NPU Ascend 910C — выдаёт:

  • Пропускная способность prefill: 6 688 токенов/с на NPU
  • Пропускная способность decode: 1 943 токенов/с на NPU (<50ms TPOT)
  • Вычислительная эффективность: 4.45 tok/s/TFLOPS prefill, 1.29 tok/s/TFLOPS decode

Эти показатели эффективности превосходят оптимизированные развёртывания H100 (3.75 и 1.10). Полностековая совместная оптимизация в действии.

4.4 Ascend 910D: заявка на лидерство

СпецификацияAscend 910D (прогноз)Nvidia H100Nvidia B200
ТехпроцессSMIC 7 нм N+2 (улучш.)TSMC 5 нмTSMC 4 нм
FP161 000+ TFLOPS989 TFLOPS~2 250 TFLOPS
Память192 GB HBM380 GB HBM3192 GB HBM3e
TDP~350–450W700W1 000W
ЦельПревзойти H100БазаСлед. поколение

910D проходит тестирование у ByteDance, Baidu, Alibaba и China Mobile. Серийное производство ожидается в конце 2025.

Серверные стойки AI в дата-центре

5. Геополитический слой: санкции против устойчивости

5.1 Хронология эскалации

timeline
    title Хронология санкций США против чипов Китая
    2019 : Huawei в Entity List : Начало отключения от TSMC
    2020 : SMIC в Entity List : EUV-оборудование заблокировано
    2022 : Принят CHIPS Act : Экспортный контроль от 7 октября
    2023 : Япония/Нидерланды присоединяются : Ещё больше оборудования заблокировано
    2024 : H20/A800 — чипы для Китая запрещены : Nvidia теряет $5.5 млрд
    2025 Янв : Biden AI Diffusion Rule (отменено в мае)
    2025 Май 13 : BIS предупреждает: использование чипов Ascend «где угодно» : Угроза уголовных санкций

13 мая 2025 года BIS (Бюро промышленности и безопасности США) выпустило беспрецедентное предписание:

«Использование процессоров Ascend от Huawei (910B, 910C, 910D) в любой точке мира без лицензии является нарушением экспортного контроля США.»

Экстерриториальная юрисдикция над любым использованием AI-чипов Huawei в мире.

5.2 Защищённая от санкций цепочка поставок Huawei

КомпонентОтечественный поставщикСтатус
Дизайн чиповHuawei HiSilicon100%
Фабрика (7 нм)SMICАктивное производство
Продвинутая упаковкаJCET / Tongfu Micro>80%
Память HBMCXMT / YMTC (HBM2e)В разработке
EDA-инструментыHuawei + отечественные EDA~40%
ФоторезистJSR China / отечественныеСозревает
AI-фреймворкCANN / MindSporeРабочая альтернатива CUDA

Ключевые цифры:

  • 90%+ локализация чипа для Ascend 910C
  • 381 чип спроектирован по принципам τ за 6 лет
  • Выход годных SMIC 7 нм N+2: ~20% (2024) → 40–50% (2025)
  • Ежемесячное производство: ~2.6K пластин для Ascend

5.3 Карта заинтересованных сторон

graph TB
    subgraph US["США"]
        BIS["BIS / Минторг"]
        Nvidia["Nvidia"]
        AMD["AMD"]
        Intel["Intel"]
    end

    subgraph China["Китай"]
        Huawei["Huawei / HiSilicon"]
        SMIC["SMIC"]
        CXMT["CXMT / YMTC"]
        DeepSeek["DeepSeek / ByteDance / Baidu"]
    end

    subgraph Allies["Союзники США"]
        TSMC["TSMC (Тайвань)"]
        ASML["ASML (Нидерланды)"]
        Samsung["Samsung (Корея)"]
        Tokyo["Tokyo Electron (Япония)"]
    end

    BIS -->|"Экспортный контроль"| Huawei
    BIS -->|"Запрет оборудования"| SMIC
    Nvidia -->|"H100/H200/B200"| TSMC
    Huawei -->|"Заказы чипов"| SMIC
    SMIC -->|"Производство 7 нм"| Huawei
    DeepSeek -->|"Спрос на AI-инференс"| Huawei
    ASML -->|"EUV-оборудование"| TSMC
    ASML -.->|"Заблокировано"| SMIC
    TSMC -.->|"Отключено"| Huawei

    style Huawei fill:#ffebee
    style SMIC fill:#fff3e0
    style BIS fill:#e3f2fd

6. UnifiedBus (灵衢): один протокол для дата-центра

Критически важный, но мало обсуждаемый элемент закона Тау: UnifiedBus.

6.1 Проблема Вавилонской башни

Современные интерконнекты дата-центров — лоскутное одеяло:

  • PCIe для связи чип-чип
  • NVLink/CXL для пула памяти GPU
  • InfiniBand/RoCE для связи сервер-сервер
  • Ethernet для управления

Каждый переход между протоколами добавляет 500–1000× накладных расходов поверх «сырой» задержки провода.

6.2 Один стек

UnifiedBus заменяет лоскутное одеяло единым протоколом — от внутрикристальных шин до межстоечных оптических линков:

ХарактеристикаТрадиционноUnifiedBus
Стек протоколовНесколько (PCIe + NVLink + IB + Eth)Единый стек
Модель памятиНа основе DMA, через драйверыНативная семантика памяти
Задержка (стойка-стойка)~10–50 мкс~1–5 мкс
Физическая дальностьМедь: ~2 мОптика: 100–200 м
Модель ресурсовФиксированное выделениеПолная пулизация
Failover (отказоуст.)СекундыДоли секунды
graph LR
    subgraph Traditional["Традиционный мульти-протокольный стек"]
        direction TB
        APP1["Приложение"]
        DRV1["Драйверы"]
        PCIe["Уровень PCIe"]
        NVLink["Уровень NVLink"]
        IB["InfiniBand"]
        ETH["Ethernet"]
        APP1 --> DRV1 --> PCIe
        DRV1 --> NVLink
        DRV1 --> IB
        DRV1 --> ETH
    end

    subgraph UB["UnifiedBus — единый стек"]
        direction TB
        APP2["Приложение"]
        UBL["Уровень UnifiedBus"]
        PHY["Универсальный физический уровень<br/>(Медь + Оптика)"]
        APP2 --> UBL --> PHY
    end

    style Traditional fill:#ffebee
    style UB fill:#e8f5e9

Более 300 суперузлов Atlas 900 поставлено на UnifiedBus 1.0 с марта 2025. Спецификация UnifiedBus 2.0 открыта (open source).

7. Влияние на рынок

7.1 Движение акций (26 мая 2026)

КомпанияИзменение
SMIC+17–19%
Hua Hong Semiconductor+20%
JCET+12%
Naura Technology+15%
Nvidia-2.3%

7.2 Что говорят аналитики

Futurum Group (оптимистично):

«Закон масштабирования Тау и LogicFolding знаменуют самую амбициозную попытку Китая переопределить прогресс полупроводников на собственных условиях.»

Omdia / The Register (скептично):

«Заявления Huawei — скорее брендинг, чем прорыв. LogicFolding — инновация в дизайне. Но сделать чипы, которые работают на определённом уровне, и реально производить миллионы штук с приемлемым выходом годных — разные задачи.»

虎嗅 / Huxiu (сбалансированно):

«Закон Тау возник не из пустоты. От Nvidia до TSMC, от AMD до SK Hynix — вся индустрия исследует это направление уже десятилетие. Вклад Huawei — формализация этих исследований в чёткую рамку. Первый такой систематический принцип от китайской компании.»

7.3 Конкурентный ландшафт

quadrantChart
    title Конкурентный ландшафт AI-чипов (2026)
    x-axis Низкая зрелость экосистемы --> Высокая зрелость экосистемы
    y-axis Низкая производительность --> Высокая производительность
    quadrant-1 Нишевые игроки
    quadrant-2 Лидеры рынка
    quadrant-3 Новые претенденты
    quadrant-4 Специалисты по производительности
    "Nvidia H100/B200": [0.95, 0.95]
    "Nvidia H20": [0.90, 0.30]
    "Huawei Ascend 910C": [0.35, 0.75]
    "Huawei Ascend 910D": [0.40, 0.90]
    "AMD MI300X": [0.70, 0.85]
    "Intel Gaudi 3": [0.60, 0.70]
    "Google TPU v5": [0.55, 0.80]
    "Amazon Trainium2": [0.50, 0.65]

8. Связь с DeepSeek

DeepSeek — китайская AI-лаборатория, чьи модели R1 и V3 перевернули мировую экономику LLM — запускает значительные инференс-мощности на CloudMatrix от Huawei.

8.1 Экономика инференса

ПоказательDeepSeek на Ascend 910CDeepSeek на Nvidia H800
Стоимость инференса (V3)~1 CNY / 1M токенов~7 CNY / 1M токенов
Стоимость инференса (R1)~4 CNY / 1M токенов~20+ CNY / 1M токенов
Эффективность prefill4.45 tok/s/TFLOPS3.96 tok/s/TFLOPS
Эффективность decode1.29 tok/s/TFLOPS1.17 tok/s/TFLOPS

10× преимущество по стоимости инференса. Когда софт совместно оптимизирован под железо — CANN, CUNN-ядра, кастомные операторы — эффективный разрыв резко сужается.

8.2 Полностекая синергия

flowchart LR
    subgraph HW["Аппаратный стек Huawei"]
        A["Ascend 910C/910D<br/>NPU"]
        B["CloudMatrix 384<br/>Суперузел"]
        C["UnifiedBus<br/>Интерконнект"]
    end

    subgraph SW["Программный стек"]
        D["CANN / CUNN<br/>Альтернатива CUDA"]
        E["MindSpore / PyTorch<br/>Фреймворк"]
        F["DeepSeek R1/V3<br/>Оптимизированные модели"]
    end

    subgraph Market["Влияние на рынок"]
        G["1 CNY / 1M токенов<br/>Инференс V3"]
        H["Снижение стоимости на 90%<br/>против облака Nvidia"]
        I["20 000+ разработчиков<br/>в экосистеме"]
    end

    A --> B --> C
    D --> E --> F
    HW --> SW --> Market

    style HW fill:#e3f2fd
    style SW fill:#e8f5e9
    style Market fill:#fff3e0

9. Критическая оценка: что реально, что прогноз

УтверждениеСтатус подтвержденияОценка
Рамка закона ТауОпубликовано на IEEE ISCASРецензировано; прочный фундамент
381 чип в серийном производствеРаскрыто HuaweiПравдоподобно; множество продуктовых линеек
LogicFolding +53.5% плотностиДанные Kirin 2026Не верифицировано; запуск осенью 2026 проверит
Эквивалент 1.4 нм к 2031ПрогнозАмбициозно; зависит от многослойного сложения
Ascend 910C на 80% от H100Независимые оценкиКонсенсус аналитиков; подтверждено DeepSeek
Эффективность CloudMatrix > H100Опубликованные бенчмаркиКонкурентно для MoE-инференса; разрыв в обучении сохраняется

Ключевые риски

  1. Производство: выход годных SMIC 7 нм (40–50%) намного ниже TSMC (>80%). Без EUV продвижение ниже 7 нм — жестокая экономика.

  2. Бутылочное горлышко памяти: HBM3/HBM3e почти невозможно достать в условиях санкций. Отечественная HBM от CXMT на ранней стадии.

  3. Разрыв экосистемы: CANN/CUNN — рабочий инструмент. Но не CUDA. Обещание миграции «одной строкой импорта» — оптимистично для сложных моделей.

  4. Площадь кристалла: Ascend 910C ~на 60% больше H100. Архитектура менее эффективна на транзистор.

  5. Доступ к рынкам: санкции США ограничивают Ascend Китаем и дружественными рынками (Ближний Восток, Россия, часть ЮВА).

10. Куда это идёт: пять сценариев до 2030

  1. Конвергенция: Huawei догоняет через отечественный EUV или смягчение санкций. Разрыв сокращается до <1 поколения.

  2. Устойчивая бифуркация: две параллельные экосистемы. Китай доминирует на внутреннем рынке + Пояс и Путь. Запад удерживает премиальный глобальный рынок.

  3. Западный отрыв: TSMC достигает 1 нм с GAA/CFET. Архитектура не компенсирует. Huawei отстаёт на 3+ поколения.

  4. Смена парадигмы: принципы закона Тау получают общеиндустрийное принятие. Архитектурные инновации становятся главным рычагом. Техпроцесс значит меньше.

  5. Полное разделение: полный разрыв. Китай достигает самодостаточности ценой задержки в 5–10 лет. Глобальные инновации замедляются.

11. Создатель правил, а не последователь

Закон Тау — больше, чем технический доклад:

  • Научный вклад: рецензированная рамка для пост-муровской оптимизации
  • Инженерная стратегия: 381 коммерческий чип уже произведён по его принципам
  • Геополитический сигнал: санкции США катализировали, а не парализовали китайские полупроводниковые инновации
  • Приглашение индустрии: UnifiedBus 2.0 открыт

Ascend 910C — ~80% производительности H100 при ~10% стоимости — доказывает: архитектурная изобретательность компенсирует отставание по техпроцессу. 910D нацелен закрыть разрыв полностью.

Ответы, которые мы получим в ближайшие пять лет, определят, сравнится ли закон Тау с законом Мура по исторической значимости:

  • Сможет ли SMIC достичь >70% выхода годных на 7 нм и продвинуться к 5 нм?
  • Оправдает ли Kirin 2026 LogicFolding этой осенью?
  • Сможет ли CANN сократить разрыв экосистемы с CUDA?
  • Будет ли достигнута цель эквивалента 1.4 нм к 2031 году?

Одно уже ясно: Huawei перешла от 追赶者 (последователя) к 规则制定者 (создателю правил).

Как сказала Хэ Тинбо на ISCAS 2026:

«Мы верим, что открытость и сотрудничество — ключ к дальнейшему прогрессу полупроводниковой индустрии. Ни одна компания не может самостоятельно найти все ответы на пути эволюции полупроводников.»

Закон Тау — ответ Huawei. Теперь остальная индустрия решает, хочет ли она взаимодействовать с этим вопросом.

Приложение A: Ключевые формулы

Декомпозиция временной константы

τtotal=τtransistor2+τcircuit2+τchip2+τsystem2\tau_{\text{total}} = \sqrt{\tau_{\text{transistor}}^2 + \tau_{\text{circuit}}^2 + \tau_{\text{chip}}^2 + \tau_{\text{system}}^2}

τ на уровне схем:

τcircuit=Rwire⋅Ctotal=ρ⋅LA⋅(ϵox⋅Atox+Cparasitic)\tau_{\text{circuit}} = R_{\text{wire}} \cdot C_{\text{total}} = \frac{\rho \cdot L}{A} \cdot \left(\epsilon_{\text{ox}} \cdot \frac{A}{t_{\text{ox}}} + C_{\text{parasitic}}\right)

LogicFolding сокращает $L$ (длину провода) на 50–90%, напрямую уменьшая $\tau_{\text{circuit}}$.

Эквивалент плотности транзисторов

ρeffective=ρphysical×(1+∑i=1nfi⋅ηi)\rho_{\text{effective}} = \rho_{\text{physical}} \times \left(1 + \sum_{i=1}^{n} f_i \cdot \eta_i\right)

Для Kirin 2026 ($n=2$, $f=0.55$, $\eta=0.95$):

ρeffective=155×(1+0.55×0.95)≈238 MTr/mm2\rho_{\text{effective}} = 155 \times (1 + 0.55 \times 0.95) \approx 238 \text{ MTr/mm}^2

Эффективность обучения AI

Ttraining∝Nparams⋅DtokensPcompute⋅ηutilizationT_{\text{training}} \propto \frac{N_{\text{params}} \cdot D_{\text{tokens}}}{P_{\text{compute}} \cdot \eta_{\text{utilization}}}

Huawei целится в $\eta_{\text{utilization}}$ — достижение >90% на CloudMatrix для MoE против средних по индустрии 40–60%.

Приложение B: Глоссарий

ТерминОпределение
τ (тау)Временна́я константа (time constant) — характеристическое время распространения сигнала через электронную систему
LogicFolding3D-архитектура чипов, укладывающая слои схем вертикально для сокращения сигнальных путей
UnifiedBus (灵衢)Унифицированный протокол интерконнекта дата-центров, заменяющий PCIe/NVLink/InfiniBand
CANNCompute Architecture for Neural Networks — программный стек AI от Huawei
CUNNУровень миграции CUDA-в-CANN для моделей PyTorch на Ascend
CloudMatrixАрхитектура AI-суперкомпьютера Huawei на базе NPU Ascend
SMIC N+27-нм техпроцесс SMIC с использованием DUV-литографии
HBMHigh Bandwidth Memory — 3D-уложенная DRAM для AI-ускорителей
MoEMixture of Experts — архитектура нейросетей с условными вычислениями
EUVExtreme Ultraviolet lithography — самый передовой метод литографии чипов

Источники (References)

  1. He Tingbo, “A Time Scaling Theory for Multi-Layer Electronic Systems,” IEEE ISCAS 2026, Shanghai.
  2. Huawei Official Newsroom, “Huawei Announces Tau (τ) Scaling Law,” 25 мая 2026.
  3. Xinhua News Agency, “Huawei Unveils New Chip Design Approach,” 26 мая 2026.
  4. DeepSeek / Huawei Cloud, “Serving Large Language Models on Huawei CloudMatrix384,” 2025.
  5. Morgan Stanley Research, “SMIC Advanced Node Yield Analysis,” сентябрь 2025.
  6. US Bureau of Industry and Security, “Export Control Guidance on PRC Advanced Computing ICs,” 13 мая 2025.
  7. Hot Chips 31, “Huawei Da Vinci Architecture Deep Dive,” 2019.
  8. Wall Street Journal, “Huawei Tests Ascend 910D as Nvidia Alternative,” апрель 2025.
  9. 21st Century Business Herald, “Huawei Tau Law Analysis,” 25 мая 2026.
  10. Futurum Group Research, “Does Huawei’s Tau Scaling Law Challenge Logic Leadership?” 26 мая 2026.

Составлено из публикаций IEEE, официальных раскрытий Huawei, отчётов Xinhua, исследований финансовых аналитиков и технической документации. Показатели производительности — лучшие доступные оценки; фактические результаты зависят от развёртывания.

Последнее обновление: 28 мая 2026

Share this page