华为 τ 定律：不靠先进光刻机，重写半导体缩放法则

日期: 2026-05-28 | 阅读时间: 约 25 分钟

显微镜下的半导体晶圆

概要

2026 年 5 月 25 日，IEEE ISCAS 2026 上海会场，何庭波——华为半导体业务总裁——发布了 τ（Tau）缩放定律。这是中国公司首次为全球半导体行业提出系统性指导原则。

同一周，华为昇腾 910C——800 TFLOPS FP16，约等于 Nvidia H100 的 80%——已进入量产，大规模支撑 AI 推理部署。下一代昇腾 910D目标是全面超越 H100。

两件事同时发生：一个全新的理论框架，一套已经量产的芯片。这是华为面对美国制裁的双线回答。

本文覆盖：

τ 定律的数学基础
LogicFolding——不依赖先进光刻的 3D 芯片架构
昇腾 910C/910D vs. Nvidia H100/H200 性能对比
持续升级的中美芯片博弈

1. 摩尔定律撞墙了

60 年来，摩尔定律统治着半导体行业：通过几何微缩，晶体管数量每 18–24 个月翻一番。

这个时代正在终结。三道墙：

1.1 物理：量子隧穿

到了 3nm 以下，晶体管栅极只有几十个硅原子的宽度。电子直接隧穿绝缘层。结果：不可控的漏电、过热、不稳定。

硬地板在 1.5nm 左右。低于此，传统晶体管彻底失效。

1.2 经济：钱不够烧了

制程节点	晶圆厂投资	单芯片设计成本
28nm	~60亿美元	~5000万美元
7nm	~150亿美元	~2亿美元
3nm	~200亿美元	5亿–10亿美元
2nm	~280亿美元（预估）	>10亿美元

一座 3nm 晶圆厂接近 200 亿美元。一次流片超过 1 亿美元。全世界只剩台积电和三星玩得起先进制程。曾经让摩尔定律自我实现的商业引擎，正在熄火。

1.3 性能：边际收益递减

先进节点上，漏电功耗已经压过动态功耗。单位晶体管成本不再下降。每次微缩带来的能效提升越来越小。行业需要一个新范式。

2. τ 定律：从空间换到时间

2.1 核心原理

τ 定律重新定义了半导体进步的方向。它不再盯着空间密度（每平方毫米晶体管数），而是优化时间效率——信号在整个计算栈中的传播延迟。

τ（tau）是物理学中的时间常数。华为将其作为贯穿整个层级体系的统一优化目标。

2.2 数学表达

$\tau = f(\tau_{\text{晶体管}}, \tau_{\text{电路}}, \tau_{\text{芯片}}, \tau_{\text{系统}})$

其中：

$\tau_{\text{晶体管}}$ —— 晶体管本征开关延迟（皮秒级）
$\tau_{\text{电路}}$ —— 关键路径上的 RC 传播延迟
$\tau_{\text{芯片}}$ —— 内存访问与片内互联延迟
$\tau_{\text{系统}}$ —— 跨数据中心端到端消息传递延迟

τ 跨 12 个数量级的时间尺度（皮秒到秒）。

代际缩放公式：

$\tau_{n+1} = \frac{\tau_n}{\alpha}$

缩放因子 α 与负载类型相关——不是普适常数：

负载类型	α（年缩放因子）
功耗受限的移动端	~1.3×
对安全要求高的自动驾驶	~1.5×
AI 训练和推理	~10×

对于 AI——吞吐量直接等于收入——τ 定律能做到每年 10× 提升。远超过纯几何微缩的上限。

2.3 为什么 τ 能作为一个统一度量

摘自何庭波 ISCAS 论文 “A Time Scaling Theory for Multi-Layer Electronic Systems”：

“频率、延迟、带宽、吞吐——在每一层，这些都由 τ 决定。工艺工程师、电路设计师和系统架构师可以用同一个量纲讨论同一个问题。”

一个度量，贯穿四层。这是关键。过去，每层各自优化局部指标，彼此不兼容。

2.4 四层协同优化栈

flowchart TB
    subgraph System["系统层"]
        direction TB
        UB["UnifiedBus 灵衢总线
统一内存编址
原生内存语义"]
        NET["Hi-ONE 光互联
100–200m 覆盖
延迟降低约 500×"]
    end

    subgraph Chip["芯片层"]
        direction TB
        SW["软件-架构-硅片
全栈协同设计"]
        ARCH["负载驱动流水线
细粒度数据流控制"]
    end

    subgraph Circuit["电路层"]
        direction TB
        LF["LogicFolding
3D 垂直集成"]
        RC["RC 优化
低 κ 介质"]
    end

    subgraph Device["器件层"]
        direction TB
        TR["晶体管工程
GAA / 应变 / 高 κ 金属栅"]
        PAR["寄生 R & C 降低
互联优化"]
    end

    Device --> Circuit --> Chip --> System

    style System fill:#e1f5fe
    style Chip fill:#f3e5f5
    style Circuit fill:#e8f5e9
    style Device fill:#fff3e0

层级	优化目标	关键技术
器件层	最小化 τ_晶体管	载流子迁移率提升、应变工程、GAA、寄生 R/C 降低
电路层	最小化 RC 延迟	LogicFolding（3D 堆叠）、低 κ 介质、更短的关键路径布线
芯片层	最小化计算 + 内存 τ	软件-架构-硅片协同设计、负载驱动流水线
系统层	最小化端到端消息 τ	UnifiedBus（灵衢）、光互联、统一内存编址

3. LogicFolding：不靠 EUV 的 3D 方案

3.1 从郊区平房变摩天大楼

LogicFolding 是 τ 定律的皇冠。它改变了电路排布方式。

传统 2D：所有元件平铺在平面上。信号横向传输距离长。关键路径拥堵。大量功耗浪费在数据搬运上。

LogicFolding：将平面电路垂直堆叠。就像把一层郊区别墅换成一座带快速电梯的高楼。信号距离缩短。电阻电容负载降低。τ 更快。

graph LR
    subgraph Traditional["传统 2D 布局"]
        direction LR
        A["模块 A
（左上）"] ---|"长导线
高 R，高 C
τ 慢"| B["模块 B
（右下）"]
    end

    subgraph LogicFolding["LogicFolding 3D 布局"]
        direction TB
        A2["模块 A
（第 1 层）"]
        B2["模块 B
（第 2 层）"]
        A2 -.->|"短过孔
低 R，低 C
τ 快"| B2
    end

    style Traditional fill:#ffebee
    style LogicFolding fill:#e8f5e9

3.2 Kirin 2026：首次验证

华为即将推出的 Kirin 2026 移动处理器已经展示了 LogicFolding 的效果：

指标	Kirin 2025（2D）	Kirin 2026（LogicFolding）	提升
晶体管密度	155 MTr/mm²	238 MTr/mm²	+53.5%
性能核频率	~2.6 GHz	3.1 GHz	+19%
能效比	基准	+41%	+41%
制程	SMIC 7nm	SMIC 7nm（同节点）	—

同一座晶圆厂。同一个制程节点。密度提升 53.5%。这是传统几何微缩三年的进步——一步到位，纯靠架构。

3.3 Kirin 路线图：到 2031

timeline
    title Kirin 芯片路线图（τ 定律下）
    2026（秋季） : Kirin 2026 首次搭载 LogicFolding : 3.10 GHz，238 MTr/mm² : 首次双层堆叠
    2027 : Kirin 2027 : 3.39 GHz，增强堆叠
    2028 : Kirin 2028 : 3.71 GHz，多层堆叠
    2029 : Kirin 2029 : >4.00 GHz，全规模 3D
    2031 : 目标：等效 1.4nm 密度 : 预计 ~600+ MTr/mm²

到 2031 年，华为预计密度将等效于 1.4nm 制程——通过架构创新，而非缩小光刻线宽。

4. 昇腾 910C/910D vs. Nvidia H100

τ 定律是长线布局。短线的进攻已经发货了。

4.1 规格对比

规格	昇腾 910C	Nvidia H100 SXM	Nvidia H20（中国特供）
制程节点	SMIC 7nm N+2	TSMC 4N（5nm）	TSMC 4N（5nm）
晶体管数	530 亿	~800 亿	~800 亿
架构	Da Vinci（双芯）	Hopper	Hopper
FP16/BF16	~752 TFLOPS	989 TFLOPS	296 TFLOPS
FP8	1,504 TFLOPS	1,979 TFLOPS	592 TFLOPS
INT8	1,504 TOPS	3,958 TOPS	592 TOPS
内存	128 GB HBM2e	80 GB HBM3	96 GB HBM3
内存带宽	3.2 TB/s	3.35 TB/s	4.0 TB/s
TDP	~310–500W	700W	400W
互联	HCCS（392 GB/s）	NVLink 4（900 GB/s）	NVLink 4（900 GB/s）
vs. H100	~76–81%	100%（基准）	~30%
芯片逻辑面积	~H100 的 1.6×	基准	基准
国产化率	>90%	N/A	N/A
单价（估计）	~$2,500–3,000	~$25,000–30,000	~$12,000–15,000

4.2 910C 的优势与短板

优势：

128 GB 内存 vs. H100 的 80 GB——大模型推理显存放得下
成本：大约是 H100 的十分之一
软硬协同：CANN 框架 + CloudMatrix 超节点将推理效率推到规格之上

短板：

架构效率：逻辑芯片面积比 H100 大约 60%，相同性能需要更多晶体管
内存带宽：略低（3.2 vs. 3.35 TB/s）——训练瓶颈
生态：CANN/CUNN vs. CUDA——工具链和库差距仍大
训练负载：持续训练的优化程度不如推理

4.3 CloudMatrix 384：超节点

graph TB
    subgraph CM["CloudMatrix 384 超节点"]
        direction TB
        subgraph NPUs["计算层（384× 昇腾 910C）"]
            NPU1["NPU 1"]
            NPU2["NPU 2"]
            NPU3["..."]
            NPU4["NPU 384"]
        end

        subgraph Network["三平面网络架构"]
            UB["UB 平面
Scale-Up All-to-All
每 NPU 392 GB/s"]
            RDMA["RDMA 平面
Scale-Out RoCE
每 NPU 200 Gbps"]
            VPC["VPC 平面
管理 & 存储"]
        end

        subgraph CPU["鲲鹏 CPU 层"]
            CPU1["鲲鹏 920"]
        end
    end

    NPUs --> UB
    NPUs --> RDMA
    NPUs --> VPC
    CPU1 --> UB

    style CM fill:#e3f2fd
    style Network fill:#f1f8e9

CloudMatrix 384——384 颗昇腾 910C NPU——提供：

预填充吞吐：每 NPU 6,688 tokens/s
解码吞吐：每 NPU 1,943 tokens/s（<50ms TPOT）
计算效率：4.45 tok/s/TFLOPS（预填充），1.29 tok/s/TFLOPS（解码）

这些效率数字超过了优化后的 H100 部署（3.75 和 1.10）。全栈协同优化的结果。

4.4 昇腾 910D：冲刺第一

规格	昇腾 910D（预估）	Nvidia H100	Nvidia B200
制程	SMIC 7nm N+2（增强）	TSMC 5nm	TSMC 4nm
FP16	1,000+ TFLOPS	989 TFLOPS	~2,250 TFLOPS
内存	192 GB HBM3	80 GB HBM3	192 GB HBM3e
TDP	~350–450W	700W	1,000W
目标	超越 H100	基准	下一代

910D 已在字节跳动、百度、阿里巴巴、中国移动进行样片测试。预计 2025 年底量产。

数据中心 AI 服务器机架

5. 地缘博弈：制裁 vs. 韧性

5.1 制裁升级时间线

timeline
    title 中美芯片制裁时间线
    2019 : 华为被列入实体清单 : 台积电断供开始
    2020 : 中芯国际被列入实体清单 : EUV 设备被封堵
    2022 : 芯片法案通过 : 10 月 7 日出口管制
    2023 : 日本/荷兰加入限制 : 更多设备被禁
    2024 : H20/A800 中国特供芯片被禁 : Nvidia 损失 55 亿美元
    2025 年 1 月 : 拜登 AI 扩散规则（5 月撤销）
    2025 年 5 月 13 日 : BIS 警告全球禁止使用昇腾芯片 : 威胁刑事处罚

2025 年 5 月 13 日，美国商务部工业与安全局（BIS）发布了前所未有的指引：

“在全球任何地方，未经许可使用华为昇腾处理器（910B、910C、910D）均构成违反美国出口管制条例。”

域外管辖权覆盖全球任何使用华为 AI 芯片的行为。

5.2 华为的抗制裁供应链

环节	国产供应商	状态
芯片设计	华为海思	100%
晶圆代工（7nm）	中芯国际	量产中
先进封装	长电科技 / 通富微电	>80%
HBM 内存	长鑫存储 / 长江存储（HBM2e）	研发中
EDA 工具	华为 + 国产 EDA	~40%
光刻胶	JSR 中国 / 国产	成熟中
AI 框架	CANN / MindSpore	可用 CUDA 替代

关键数字：

昇腾 910C 芯片国产化率超过 90%
6 年间基于 τ 原则设计并量产了 381 款芯片
中芯国际 7nm N+2 良率：~20%（2024）→ 40–50%（2025）
月产能：约 2,600 片昇腾晶圆

5.3 利益相关方地图

graph TB
    subgraph US["美国"]
        BIS["BIS / 商务部"]
        Nvidia["Nvidia"]
        AMD["AMD"]
        Intel["Intel"]
    end

    subgraph China["中国"]
        Huawei["华为 / 海思"]
        SMIC["中芯国际"]
        CXMT["CXMT / YMTC"]
        DeepSeek["DeepSeek / 字节跳动 / 百度"]
    end

    subgraph Allies["美国盟友"]
        TSMC["台积电（台湾）"]
        ASML["ASML（荷兰）"]
        Samsung["三星（韩国）"]
        Tokyo["东京电子（日本）"]
    end

    BIS -->|"出口管制"| Huawei
    BIS -->|"设备禁令"| SMIC
    Nvidia -->|"H100/H200/B200"| TSMC
    Huawei -->|"芯片订单"| SMIC
    SMIC -->|"7nm 生产"| Huawei
    DeepSeek -->|"AI 推理需求"| Huawei
    ASML -->|"EUV 设备"| TSMC
    ASML -.->|"被封堵"| SMIC
    TSMC -.->|"断供"| Huawei

    style Huawei fill:#ffebee
    style SMIC fill:#fff3e0
    style BIS fill:#e3f2fd

6. UnifiedBus（灵衢）：数据中心的统一协议

τ 定律中一个被低估的关键组件：UnifiedBus。

6.1 巴别塔困境

当前数据中心互联是一锅大杂烩：

PCIe：芯片间通信
NVLink/CXL：GPU 内存池化
InfiniBand/RoCE：服务器间通信
Ethernet：管理网络

每个协议转换带来 500–1000× 的额外开销（对比裸线延迟）。

6.2 一套协议栈搞定

UnifiedBus 用单一协议替代了这种拼接——从片内总线到跨机架光链路：

特性	传统方式	UnifiedBus
协议栈	多套（PCIe + NVLink + IB + Eth）	统一单协议栈
内存模型	基于 DMA，驱动介入	原生内存语义
延迟（跨机架）	~10–50 μs	~1–5 μs
物理覆盖	铜缆：~2m	光纤：100–200m
资源模型	固定分配	全池化
故障切换	秒级	亚秒级

graph LR
    subgraph Traditional["传统多协议栈"]
        direction TB
        APP1["应用"]
        DRV1["驱动"]
        PCIe["PCIe 层"]
        NVLink["NVLink 层"]
        IB["InfiniBand"]
        ETH["Ethernet"]
        APP1 --> DRV1 --> PCIe
        DRV1 --> NVLink
        DRV1 --> IB
        DRV1 --> ETH
    end

    subgraph UB["UnifiedBus 单协议栈"]
        direction TB
        APP2["应用"]
        UBL["UnifiedBus 层"]
        PHY["统一物理层
（铜缆 + 光纤）"]
        APP2 --> UBL --> PHY
    end

    style Traditional fill:#ffebee
    style UB fill:#e8f5e9

自 2025 年 3 月起，已有 300+ Atlas 900 超级节点搭载 UnifiedBus 1.0 交付。UnifiedBus 2.0 规范已开源。

7. 市场影响

7.1 股价表现（2026 年 5 月 26 日）

公司	涨跌幅
中芯国际	+17–19%
华虹半导体	+20%
长电科技	+12%
北方华创	+15%
Nvidia	-2.3%

7.2 分析师观点

Futurum Group（乐观）：

“τ 缩放定律和 LogicFolding 是中国迄今为止最宏大的尝试——用自己的方式重新定义半导体进步。”

Omdia / The Register（怀疑）：

“华为的说法更像品牌包装而非突破。LogicFolding 是一项设计创新，但芯片造出一定性能和量产百万颗是两回事。”

虎嗅（平衡）：

“τ 定律并非凭空出现。从 Nvidia 到台积电，从 AMD 到 SK 海力士，整个行业已经沿这个方向探索了十年。华为的贡献在于，将这种探索正式化为一个清晰的框架——这是中国公司首次提出的系统性质则。”

7.3 竞争格局

quadrantChart
    title AI 芯片竞争格局（2026）
    x-axis 低生态成熟度 --> 高生态成熟度
    y-axis 低原始性能 --> 高原始性能
    quadrant-1 利基玩家
    quadrant-2 市场领导者
    quadrant-3 新兴挑战者
    quadrant-4 性能专家
    "Nvidia H100/B200": [0.95, 0.95]
    "Nvidia H20": [0.90, 0.30]
    "华为 昇腾 910C": [0.35, 0.75]
    "华为 昇腾 910D": [0.40, 0.90]
    "AMD MI300X": [0.70, 0.85]
    "Intel Gaudi 3": [0.60, 0.70]
    "Google TPU v5": [0.55, 0.80]
    "Amazon Trainium2": [0.50, 0.65]

8. DeepSeek 的连接

DeepSeek——这家以 R1 和 V3 模型搅动全球大模型经济的中国 AI 实验室——其大规模推理运行在华为 CloudMatrix 上。

8.1 推理经济学

指标	DeepSeek on 昇腾 910C	DeepSeek on Nvidia H800
推理成本（V3）	~1 元 / 百万 tokens	~7 元 / 百万 tokens
推理成本（R1）	~4 元 / 百万 tokens	~20+ 元 / 百万 tokens
预填充效率	4.45 tok/s/TFLOPS	3.96 tok/s/TFLOPS
解码效率	1.29 tok/s/TFLOPS	1.17 tok/s/TFLOPS

推理成本优势高达 10 倍。当软件与硬件协同优化——CANN、CUNN 算子、自定义内核——实际差距被大幅缩小。

8.2 全栈协同效应

flowchart LR
    subgraph HW["华为硬件栈"]
        A["昇腾 910C/910D
NPU"]
        B["CloudMatrix 384
超节点"]
        C["UnifiedBus
互联"]
    end

    subgraph SW["软件栈"]
        D["CANN / CUNN
CUDA 替代"]
        E["MindSpore / PyTorch
框架"]
        F["DeepSeek R1/V3
优化模型"]
    end

    subgraph Market["市场影响"]
        G["1 元/百万 tokens
V3 推理"]
        H["90% 成本降低
vs. Nvidia 云"]
        I["20,000+ 开发者
生态中"]
    end

    A --> B --> C
    D --> E --> F
    HW --> SW --> Market

    style HW fill:#e3f2fd
    style SW fill:#e8f5e9
    style Market fill:#fff3e0

9. 冷静评估：哪些已经做实，哪些还是愿景

声明	证据状态	评估
τ 定律框架	IEEE ISCAS 发表	同行评审；基础扎实
381 款芯片量产	华为披露	合理；多条产品线
LogicFolding 53.5% 密度提升	Kirin 2026 数据	未独立验证；2026 秋季发布将证实
2031 年等效 1.4nm	预测	激进；取决于多层堆叠
昇腾 910C 达 H100 80%	独立估算	分析师共识；经 DeepSeek 验证
CloudMatrix 效率 > H100	已发布基准	MoE 推理有竞争力；训练差距仍在

关键风险

制造：中芯国际 7nm 良率（40–50%）远低于台积电（>80%）。没有 EUV，突破 7nm 以下是残酷的经济账。
内存瓶颈：制裁下 HBM3/HBM3e 几乎无法获取。长鑫存储国产 HBM 仍处早期阶段。
生态差距：CANN/CUNN 能用，但不是 CUDA。“一行 import 迁移”的承诺对复杂模型过于乐观。
芯片面积：昇腾 910C 芯片面积比 H100 大约 60%。架构的晶体管效率偏低。
市场准入：美国制裁将昇腾限制在中国及友好市场（中东、俄罗斯、部分东南亚）。

10. 未来走向：五种情形（到 2030）

趋同：华为通过国产 EUV 或制裁放松追上。差距缩小到一代以内。
持续分裂：两套并行生态。中国主导国内 + 一带一路。西方把控高端全球市场。
西方拉大差距：台积电用 GAA/CFET 做到 1nm。架构无法弥补。华为落后三代以上。
范式转移：τ 定律原则被全行业采纳。架构创新成为主要杠杆。制程节点权重下降。
完全脱钩：彻底分裂。中国以 5–10 年延迟为代价实现自给。全球创新减速。

11. 规则制定者，不是跟随者

τ 定律不止是一篇技术论文：

科学贡献：后摩尔时代的同行评审优化框架
工程战略：在其原则下已量产 381 款商用芯片
地缘信号：美国制裁催化而非扼杀了中国半导体创新
行业邀请：UnifiedBus 2.0 已开源

昇腾 910C——H100 约 80% 性能，约十分之一成本——证明架构巧思可以弥补制程劣势。910D 的目标是彻底抹平差距。

未来五年，几个答案将决定 τ 定律的历史地位能否比肩摩尔定律：

中芯国际 7nm 良率能否超过 70%，并推进到 5nm？
Kirin 2026 今年秋季能否兑现 LogicFolding 的承诺？
CANN 能否缩小与 CUDA 的生态差距？
2031 年等效 1.4nm 的目标能否达成？

有一点已很清晰：华为已从追赶者转变为规则制定者。

何庭波在 ISCAS 2026 说：

“我们相信，开放与合作是推动半导体行业持续进步的关键。没有任何公司能独自找到半导体演进之路上的所有答案。”

τ 定律是华为的答案。行业的其他玩家现在要决定，是否参与这个问题。

附录 A：关键公式

时间常数分解

$\tau_{\text{总}} = \sqrt{\tau_{\text{晶体管}}^2 + \tau_{\text{电路}}^2 + \tau_{\text{芯片}}^2 + \tau_{\text{系统}}^2}$

电路级 τ：

$\tau_{\text{电路}} = R_{\text{导线}} \cdot C_{\text{总}} = \frac{\rho \cdot L}{A} \cdot \left(\epsilon_{\text{ox}} \cdot \frac{A}{t_{\text{ox}}} + C_{\text{寄生}}\right)$

LogicFolding 将 $L$ （导线长度）降低 50–90%，直接减小 $\tau_{\text{电路}}$ 。

晶体管密度等效公式

$\rho_{\text{等效}} = \rho_{\text{物理}} \times \left(1 + \sum_{i=1}^{n} f_i \cdot \eta_i\right)$

对于 Kirin 2026（ $n=2$ ， $f=0.55$ ， $\eta=0.95$ ）：

$\rho_{\text{等效}} = 155 \times (1 + 0.55 \times 0.95) \approx 238 \text{ MTr/mm}^2$

AI 训练效率

$T_{\text{训练}} \propto \frac{N_{\text{参数}} \cdot D_{\text{tokens}}}{P_{\text{计算}} \cdot \eta_{\text{利用率}}}$

华为目标 $\eta_{\text{利用率}}$ ——在 CloudMatrix 上运行 MoE 达到 >90%，而行业平均为 40–60%。

附录 B：术语表

术语	定义
τ（tau）	时间常数——信号通过电子系统的特征传播时间
LogicFolding	将电路层垂直堆叠以缩短信号路径的 3D 芯片架构
UnifiedBus（灵衢）	替代 PCIe/NVLink/InfiniBand 的统一数据中心互联协议
CANN	Compute Architecture for Neural Networks——华为 AI 软件栈
CUNN	CUDA-to-CANN 迁移层，支持 PyTorch 模型在昇腾上运行
CloudMatrix	华为基于昇腾 NPU 的 AI 超级计算机架构
SMIC N+2	中芯国际使用 DUV 光刻的 7nm 级工艺
HBM	高带宽内存——用于 AI 加速器的 3D 堆叠 DRAM
MoE	混合专家——使用条件计算的神经网络架构
EUV	极紫外光刻——最先进的芯片图案化技术

参考来源

何庭波，“A Time Scaling Theory for Multi-Layer Electronic Systems,” IEEE ISCAS 2026，上海。
华为官方新闻中心，“Huawei Announces Tau (τ) Scaling Law,” 2026 年 5 月 25 日。
新华社，“Huawei Unveils New Chip Design Approach,” 2026 年 5 月 26 日。
DeepSeek / 华为云，“Serving Large Language Models on Huawei CloudMatrix384,” 2025。
Morgan Stanley Research，“SMIC Advanced Node Yield Analysis,” 2025 年 9 月。
美国商务部工业与安全局，“Export Control Guidance on PRC Advanced Computing ICs,” 2025 年 5 月 13 日。
Hot Chips 31，“Huawei Da Vinci Architecture Deep Dive,” 2019。
华尔街日报，“Huawei Tests Ascend 910D as Nvidia Alternative,” 2025 年 4 月。
21 世纪经济报道，“Huawei Tau Law Analysis,” 2026 年 5 月 25 日。
Futurum Group Research，“Does Huawei’s Tau Scaling Law Challenge Logic Leadership?” 2026 年 5 月 26 日。

本文信息综合自 IEEE 出版物、华为官方披露、新华社报道、金融分析师研究及技术文档。性能数据为最可靠估算值；实际部署结果因场景而异。

最后更新：2026 年 5 月 28 日